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  1. GIOPHUTGIAY_DAUCHAM_573

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  2. Card count time minutes seconds show led 7 segment

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-10
    • 文件大小：1.04kb
    • 提供者：minhthea8

  1. GIAIMA38

    0下载：
  2. Card decode code from 38

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-10
    • 文件大小：637byte
    • 提供者：minhthea8

  1. DEMJOHN741

    0下载：
  2. Card count past johnson 8 bit

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-11
    • 文件大小：1007byte
    • 提供者：minhthea8

  1. GIAIMA416

    0下载：
  2. decode 4 to 16 path display led

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-10
    • 文件大小：685byte
    • 提供者：minhthea8

  1. DEM_TUY_CHON

    0下载：
  2. Card count any show thị led 7 segment-Card count any show thị led 7 segment

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：530byte
    • 提供者：minhthea8

  1. software

    0下载：
  2. its project for ALtera D2 developement

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-15
    • 文件大小：7.37kb
    • 提供者：waqar

  1. tuercas1

    0下载：
  2. This simple code explain how to configure the LED s of the SPARTAN 3E board

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-09
    • 文件大小：154.86kb
    • 提供者：HanRiu

  1. divider

    0下载：
  2. 分频器，可以实现简单的分频功能,适合初学VHDL语言的初学者-divider , it can realize simple divier

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-08
    • 文件大小：647byte
    • 提供者：qinjuchao

  1. UART

    0下载：
  2. 基于FPGA的（Universal Asynchronous Receiver Transmitter，UART）串行通信设计论文-FPGA BASIC FOR （Universal Asynchronous Receiver Transmitter，UART）

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-07
    • 文件大小：293kb
    • 提供者：王誉霖

  1. SDRham-LA3BO

    0下载：
  2. AHDL Tutorial Power Point Presentation.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-07
    • 文件大小：1001.09kb
    • 提供者：mithun

  1. dsp-using-FPGA-book

    0下载：
  2. DSP Programming using VHDL book.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-01
    • 文件大小：628.77kb
    • 提供者：mithun

  1. fpga_uarst

    0下载：
  2. fpga USART通信，VHDL语言编写，通过测试。程序全面运用了状态机编程-The fpga the USARTs communications, VHDL language, pass the test. The entire process of the use of state machine programming

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-01
    • 文件大小：283.34kb
    • 提供者：
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