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  1. Tug-of-War-Game

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  2. 拔河游戏机需要9个发光二极管排成一行,开机后只有中间一个亮点,以此作为拔河的中间线,游戏双方各持一个按键,迅速、不断地按动产生脉冲,哪方按得快,亮点就向哪方移动,每按一次,亮点移动一次。移到任一方二极管的终端,该方获胜,此时双方按键均无作用,输出保持,只有经复位后才能使亮点恢复到中心线。-Tug of War game 9 LEDs need to line up, the boot after only a bright spot in the middle as the middle lin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:9.8kb
    • 提供者:陈明
  1. MIPS

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  2. MIPS设计 QuatusII通过,无错误,有仿真波形-MIPS design QuatusII through, no error, there is simulated waveforms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.8mb
    • 提供者:夸克
  1. Xbox-360-Downgrade

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  2. xbox360 downgrader for xbox360 console
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.76mb
    • 提供者:sakthivel
  1. CPU

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  2. 使用VHDL语言实现了一个两级流水线的CPU,-VHDL language using a two-stage pipeline of the CPU,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.07mb
    • 提供者:lishanshan
  1. FPGA-Taxi-billing-system

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  2. 这是一个用VHDL语言编写的较全面的出租车计费系统,可以实现计费,显示时间,所走路程以及停车时间的显示,算法相对复杂,但可移植性很强,占用逻辑资源相对较少-This is a VHDL language with a more comprehensive taxi billing system, can achieve billing, display time, the walking distance and the stopping time display, the algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:174.35kb
    • 提供者:yonbin
  1. shumaxianshi

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  2. 用8个数码显示管显示八位数字。采用的期间为CL5461AS共阴极四位数码管(低电平点亮),用FPGA实现电路控制。-Digital display with 8 LED display eight digits. CL5461AS were used during the four LED cathode (low light), with the FPGA implemented circuit control.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.51mb
    • 提供者:落雪晚霞
  1. traffic-light-control

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  2. 采用VHDL语言实现交通灯开关并且计时功能的控制-Using VHDL language and the timing function of traffic lights control switch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.39mb
    • 提供者:kaikai
  1. statemachine

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  2. RTL级verilog代码 用状态机实现 将输入数据写入16位寄存器,输出其除以7所得的余数(4位)-RTL-lever verilog code Using FSM to realize the following function:input the data into a 16bit register, divide it by 7, and output the 4-bit remainder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:897byte
    • 提供者:Gary
  1. add3

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  2. used to add three 4bit numbers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:600byte
    • 提供者:cyril
  1. and4

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  2. used for logical and-ing two 1-bit numbers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:577byte
    • 提供者:cyril
  1. mult

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  2. used for multiplexing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:593byte
    • 提供者:cyril
  1. 32bitCLA

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  2. a carry look ahead adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:944byte
    • 提供者:cyril
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