CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .95 .96 .97 .98 .99 3300.01 .02 .03 .04 .05 ... 4323 »
  1. Sawtooth_Wave

    0下载:
  2. verilog写的锯齿波程序,基于DDS原路的。内含testbench仿真文件。功能十分强大-verilog write sawtooth program, based on the same route of DDS. Embedded testbench simulation files. Is very powerful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.22mb
    • 提供者:发哥
  1. jiaotong

    0下载:
  2. 已经测试完美的交通灯控制器...状态机实现的,对于初学者应该有用的-The traffic light controller has perfect testing,State machine implementation.It should be useful for beginners.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:450.93kb
    • 提供者:jav
  1. FPGA_Edge-Decetion

    0下载:
  2. 基于FPGA的图像边缘检测器的研究与设计,采用EDA技术。-Research and Design of FPGA-based image edge detector, using EDA technology.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:57.01kb
    • 提供者:yy
  1. FPGA_VGA

    0下载:
  2. 采用FPGA技术,使用少量资源,实现VGA各个控制信号。-Using FPGA technology, the use of a small amount of resources to achieve VGA various control signals.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:50.23kb
    • 提供者:yy
  1. SOC_FPGA

    0下载:
  2. 在图像压缩SOC系统中采用FPGA技术,实现数据传输和处理。- In image compression using FPGA technology SOC systems, data transmission and processing.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:140.81kb
    • 提供者:yy
  1. mul_barrel

    0下载:
  2. vedic multiplier. it is a 8x8 multiplier.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.6kb
    • 提供者:gopee
  1. bsm

    0下载:
  2. it is the verilog code for a Base Selection Module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.74kb
    • 提供者:gopee
  1. pid

    0下载:
  2. It is a verilog code for a vedic multiplier using a barrel shifter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:849byte
    • 提供者:gopee
  1. prefix-adders

    0下载:
  2. it is a document for parallel prefix adders
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:393.48kb
    • 提供者:gopee
  1. SIG_CLK

    0下载:
  2. 四分频,四个相位的时钟输出,FPGA,vhdl,xilinx-Divided by four, four-phase clock output, FPGA, vhdl, xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:928byte
    • 提供者:lal
  1. ps2_scan

    0下载:
  2. 把PS/2键盘发射的扫描码通码转换成ASCII码-ps_scan, transfer ps keyboard information to ASCII
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.71kb
    • 提供者:张成旭
  1. Reg-vs-Wire

    0下载:
  2. This book explains about difference between REG and WIRE in Verilog.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:55.94kb
    • 提供者:Shekhar Jha
« 1 2 ... .95 .96 .97 .98 .99 3300.01 .02 .03 .04 .05 ... 4323 »
搜珍网 www.dssz.com

浏览历史记录

关闭