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  1. spartan3e_test

    0下载:
  2. Teste Spartan 3e for Spartan 3e board.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2kb
    • 提供者:John
  1. contador_off_board

    0下载:
  2. template of decoder for implemente in vhdl language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:221.4kb
    • 提供者:John
  1. contadorBCD

    0下载:
  2. 7seg decoder for the best displays
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:177.76kb
    • 提供者:John
  1. Proj_AND_V1

    0下载:
  2. Basic vhdl code for and gate logic.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:203.86kb
    • 提供者:John
  1. xilinx_DDR3_design_guide

    0下载:
  2. 关于FPGA的DDR3的设计和应用指导,是个很不错的文档,适应学习FPGA的人进行学习研究-FPGA DDR3 design and application guide
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:5.86mb
    • 提供者:张三丰
  1. adc7854

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  2. ADS7854 Texas Instruments. The code is built refer to the time sequence datasheet. You should better read the document first-ADS7854 Texas Instruments. The code is built refer to the time sequence datasheet. You should better read the docum
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:786byte
    • 提供者:Jet
  1. time_check

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  2. 通信主从机双向系统时钟同步,用于扩频、跳频等。由从机发起时间校准请求,主机回复时间信息,达到主从机的时钟同步。-Slave two-way communication between the host system clock synchronization for spread spectrum, frequency hopping and so on. Initiated by the slave time alignment request, the host response time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.41kb
    • 提供者:散散
  1. gold_code_generator_rank10_b

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  2. 通信扩频码GOLD码序列的产生,码长度可以手动设置,VHDL语音实现。-GOLD generate communication code sequence spreading code, the code length can be set manually, VHDL voice implementation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.36kb
    • 提供者:散散
  1. dds_clk

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  2. VHDL代码实现FPGA中DDS功能,输出频率可调-VHDL code for the FPGA DDS function, the output frequency is adjustable
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.4kb
    • 提供者:散散
  1. AD_SAMPLE_PHASE_MATLAB

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  2. 测试多通道AD同步采集信号的相位差,经过实际项目验证-test multi-channel AD sample signal s phase
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.63kb
    • 提供者:杨凯强
  1. modelsim-C_compiler_issue

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  2. modelsim的C compiler问题,请需要者下载参考-modelsim the C compiler problem, for those who need to download reference
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:174.55kb
    • 提供者:
  1. sample-vhdl

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  2. basic vhdl codes for beginers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:53.23kb
    • 提供者:c m
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