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  1. SOPCHandbook

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  2. 上传的材料是关于FPGA的内核SOPC使用手册-sopc handbook
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:953.16kb
    • 提供者:dy
  1. VerilogHDL

    0下载:
  2. 所上传的材料是关于FPGA的VERILOG语言的-verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:283.49kb
    • 提供者:冰心
  1. Verilogjichuzhishi

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  2. 所上传的材料是关于FPGA的VERILOG语言的-verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:283.48kb
    • 提供者:冰心
  1. fpgalock

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  2. 子密码锁,是需要主人记住自己的开锁密码,开门时只需要将密码输入,就可以开门,所以密码锁的核心问题就是密码的比对问题。-Child lock, is the need to remember your master password unlock, open the door just to the password input, you can open the door, so lock the core issue is the password of the alignment.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.93kb
    • 提供者:shenchang
  1. niossmall

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  2. 我配置的nios,占门数少,内存选用的是onchipram-I configured the nios, accounting for a small gate count, memory use is onchipram
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-23
    • 文件大小:6.88mb
    • 提供者:光芒电子
  1. FORM_FRONT

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  2. 设置窗体的属性,使当前窗体保持在弹出窗体的前面。-Set the form' s properties so that the current form is maintained at the front of the pop-up window.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:34.01kb
    • 提供者:hl
  1. bahe

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  2. 拔河游戏机 的VHDL语言,内部分为6个模块。-bahe you xi ji
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:670.64kb
    • 提供者:zhangqiang
  1. 2009832321345283

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  2. 两位十进制数字锁 实现数字锁功能 能够有灯亮在正确时 也有灯灭 在错误时-Two decimal number lock function of the digital lock on the right to have lights off when there is light at the wrong time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.03kb
    • 提供者:小小人
  1. zhiliqiangdaqi

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  2. 题目要求设计一个用于智力竞赛的抢答计时器。主持人按下启动钮,开始抢答,参赛方(八方)看到允许抢答信号后分别按不同的抢答按钮参与抢答。一旦其中一方按下按钮,相应的抢答者编号显示在屏幕上,此时若其他按钮按下均无效。若无一人按下按钮,则抢答结束(以后按抢答无效)。③ 若温度值越界则进行声(蜂鸣器)、光(发光二极管)报警; 说明:界限值是自行设定的(26C),其所对应的数字量为十六进制数(0180H)。 (2)使用DS18B20采集温度,采用七段数码管显示当前温度和剩余时间,并和设置的温度进行比较。 (
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:67.96kb
    • 提供者:zhan
  1. Decoder

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  2. 一个解码器小程序,FPGA程序,用VHDL语言编写的源程序-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:145.92kb
    • 提供者:zhizhiwer
  1. fpgaclock

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  2. 数字钟小程序,FPGA程序,用VHDL编写的源程序-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:272.65kb
    • 提供者:zhizhiwer
  1. Verilogcankaoshouse

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  2. 所上传的材料是关于FPGA的VERILOG语言的-verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:198.67kb
    • 提供者:dy
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