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  1. boxingfasheng

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  2. 三角波、正弦波、余弦波、方波的产生VHDL代码程序,可以根据自己的需要得到相应的波形。-Triangular wave, sine wave, cosine wave, square wave generated VHDL code program, according to their own needs the corresponding waveform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:456.77kb
    • 提供者:yangxiao
  1. lastjiaotongdeng

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  2. vhdl 交通灯源代码(特殊状态控制,数码管动态扫描,时间预置功能)-vhdl source code of traffic lights (special state control, the digital dynamic scanning, the time preset function)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:124.58kb
    • 提供者:xtbbbbdx
  1. CPU

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  2. mips系列,CPU的Verilog语言设计,自己写的-mips series, CPU of the Verilog language design, to write their own
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:4.47kb
    • 提供者:ysshr
  1. 1

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  2. 计算机组成原理大实验 北邮 硬连线控制器-computer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:171.22kb
    • 提供者:文字
  1. hw4

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  2. SSD_Stopwatch in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:129.28kb
    • 提供者:mmm
  1. TestBench

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  2. TestBench for stop_watch in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3.76kb
    • 提供者:mmm
  1. firewire

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  2. test former partlelr list
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.28kb
    • 提供者:Thiago
  1. FTCTRL

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  2. 这个是数字频率计,是eda课程当中的一个实验题目-This is the digital frequency meter, which is an experimental eda subject of course
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:825.2kb
    • 提供者:phantom
  1. SDHdet

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  2. 从SDH字节流中,提取E2字节,并按照64K速率分别串行输出E2码流及时钟,其中64K时钟要求基本均匀。-SDH byte stream from the extracted E2 bytes, and the serial output in accordance with rates of E2 64K stream and clock, which clock 64K basic uniform requirements.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.14kb
    • 提供者:魏可
  1. HCRB

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  2. 设计要求:设计一个自动售货机控制系统。该系统能完成对货物信息的存储、进程控制、硬币处理、余额计算、显示灯功能。可以管理4种货物,每种货物的数量和单价在初始化时输入,在存储器中存储。用户可以用硬币进行购物,按键进行货物选择;售货时能根据用户输入的货币,判断钱币是否足够,钱币足够则根据顾客要求自动售货,钱币不足则给出提示并推出;能够自动计算出应找钱币余额、库存数量并显示。-Design requirements: design of a vending machine. The system can
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:686byte
    • 提供者:DAVE
  1. max2

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  2. maxii里面有MAXII 所有CPLD的引脚封装,功能描述,以及其他的一些功能介绍,是学习CPLD的很不错的资料-MAXII
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:605.17kb
    • 提供者:刘洋
  1. hello1

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  2. 循环显示hello的vhdl程序,很实用哦,我们都试过-Hello, vhdl program cycle shows, it is practical Oh, we have tried
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:852byte
    • 提供者:yuan
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