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  1. stop_watch_1kHz

    0下载:
  2. stop_watch vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.25mb
    • 提供者:urbanmyth
  1. piso.txt

    0下载:
  2. PISO implemented in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:574byte
    • 提供者:rambletamble
  1. COORDIC

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  2. Paper about the CORDIC.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:278.06kb
    • 提供者:ESOUSA
  1. sram_8_8

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  2. 该程序实现8*8位的静态随机存储器功能,已通过仿真验证,程序运行无误。-The program realization of 8* 8-bit static random access memory function, has been verified by simulation, the program runs correctly.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:141.33kb
    • 提供者:chenzhuaixia
  1. decoder_3_8

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  2. 该程序实现3-8译码器功能,已通过仿真验证无误。-3-8 decoder implementation of the program features have been verified by simulation and correct.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:27.87kb
    • 提供者:chenzhuaixia
  1. shift_latch

    0下载:
  2. 该程序实现4位通用移位寄存器的功能,已通过仿真无误。-4-bit general purpose of the program to achieve the function of the shift register, has passed the simulation is correct.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:100.22kb
    • 提供者:chenzhuaixia
  1. Asynchronous_slavefifo.v

    0下载:
  2. data trasfer from fpga to usb device developed in vhdl format
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.6kb
    • 提供者:reka
  1. password

    0下载:
  2. 完成开锁、超时报警、超次锁定、管理员解密、修改用户密码基本的密码锁的功能-Completion of lock, time out alarm, lock and Ultra, the administrator decrypt, modify the user password lock function of the basic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:777.08kb
    • 提供者:rokin_lv
  1. multiplier_10_1

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  2. 乘法器(被乘数、乘数均为4bits,经仿真通过)-This is a code of multiplier with both 4_bit multipliand and 4-bit multiplier.The code has been simulated successfully.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:201.23kb
    • 提供者:chenzhuaixia
  1. rom_3_4

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  2. 该程序实现的是3输入4输出的只读存储器的功能,已通过仿真验证。-Implementation of the program is 3 input 4 output of the read-only memory function, has been verified by simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:91.58kb
    • 提供者:chenzhuaixia
  1. fifo_8_8

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  2. 该程序实现的是8*8位的先进先出队列功能的存储器,已成功通过仿真。-Implementation of the program is 8* 8 bit FIFO queue memory function, has successfully passed the simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:208.1kb
    • 提供者:chenzhuaixia
  1. eda-2009

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  2. 9600波特率的串行口VHDL接收和发送模块,两个模块既可以单独使用。-VHDL 9600 baud serial port receive and transmit modules, two modules can be used alone.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.77mb
    • 提供者:shaobingxin
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