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  1. IDETools

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  2. 在vss中实现定位和获取特定的版本中的数据-Data in realizing the specially appointed edition fixing position and gaining in vss
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.72mb
    • 提供者:其实
  1. modelsim

    0下载:
  2. modelsiM使用说明,看看你就会明白什么是MODELSIM,大家一起加油-modelsiM instructions, see if you will understand what is MODELSIM, everyone refueling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.07kb
    • 提供者:liming
  1. shejishengjiangji

    0下载:
  2. 对电梯的基本功能进行了实现,并把电梯的一些特殊功能进行了改进,这是本人的毕业设计程序。-The basic functions of the elevator to achieve, and to lift some of the special features have been improved, this is my graduation project process.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.85kb
    • 提供者:zhengjibin
  1. fpmul

    0下载:
  2. floatinfg point multiplier 32 bit parellel processing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:15.5kb
    • 提供者:naveem
  1. demo9-vgaout1

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  2. VGA EP2C8 显示程序 VGA EP2C8 display program-VGA EP2C8 display program VGA EP2C8 显示程序
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:299.93kb
    • 提供者:TianRong
  1. gdgs

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  2. FPGA开发的难点思考,是学习FPGA 的好帮手-FPGA开发的难点思考
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.81mb
    • 提供者:guodong
  1. daima

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  2. 带有同步并行预置功能的8位左移移位寄存器-Preset function in parallel with synchronous 8-bit left shift register
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:189.28kb
    • 提供者:张敏
  1. comparator

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  2. 8位二进制的数值比较器,这是用verilog hdl语言中的行为建模写的-8-bit binary value of the comparator, which is used in the verilog hdl behavioral modeling language to write
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:143.74kb
    • 提供者:黄启
  1. FPGA

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  2. 其中包含一些以前学习时写过的各种加法器和HDB3编码,以及状态机的一些题目-Which contains a number of previously written a variety of learning adder and HDB3 encoding, and the state machine of some of the topics
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.13mb
    • 提供者:yuandb
  1. filter_VHDL

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  2. 用VHDL语言实现滤波的设计,并通过modelsim仿真!用matlab产生输入结果,并与matlab输出结果比较是相同的.-Filter by language VHDL design and simulation through modelsim! Results with matlab generate input and output compared with the matlab are the same.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:339.35kb
    • 提供者:weihli
  1. EDA

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  2. EDA数字时钟设计程序报告-EDA数字时钟设计程序报告!!!!!!!!!!!!!!!!!!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:284.11kb
    • 提供者:WEB
  1. A_Programming_Example_Large_FFT

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  2. - A Programming Example_Large FFT
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:67.09kb
    • 提供者:huuhung
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