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  1. practical_design_verification

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  2. Improve design efficiency and reduce costs with this practical guide to formal and simulation-based functional verification. Giving you a theoretical and practical understanding of the key issues involved, expert authors explain both formal tec
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.9mb
    • 提供者:sami tarja
  1. dial

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  2. 读入拨码开关8位0 1状态在8位7段数码管相应位上显示0或1。-Reads DIP switch 8 0 1 state in the 8-bit 7-segment display the corresponding bit 0 or 1.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:591byte
    • 提供者:riversky
  1. serial

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x104,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步. 程
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2.36kb
    • 提供者:riversky
  1. buzzer

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  2. 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调,该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。-A certain frequency to the buzzer to send a square wave can make the appropriate tone buzzer, the experiment by designing a state machine and the divider to make the buzzer " made
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:820byte
    • 提供者:riversky
  1. clock

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  2. 本实验实现一个能显示小时,分钟,秒的数字时钟。-The experimental realization of a can display hours, minutes, seconds, the digital clock.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:896byte
    • 提供者:riversky
  1. lagrange

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  2. matlab源代码很有用那个的软件,配合许多电子软件使用-matlab source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.73kb
    • 提供者:乙炔
  1. Practica_3

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  2. SP converter in vhdl and counter and buffer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.9kb
    • 提供者:max
  1. DE3_User_manual

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  2. ALtera公司的ED3开发板,用户手册,The DE3 board has plenty of features that allow users to implement a wide range of designed circuits.-The DE3 board has plenty of features that allow users to implement a wide range of designed circuits.The Stratix® III devic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:4.99mb
    • 提供者:leilei
  1. fanquzheng

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  2. 计算机反取证技术研究嘿嘿 ,供出给大家学习-Computer Anti-Forensics, confessed to them to learn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:157.29kb
    • 提供者:pow78781
  1. ledxianshizidongjia

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  2. 数码管动态显示4位数字自动加 实现数码管的显示,4位自动加-LED dynamic display 4-digit automatic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:12.96kb
    • 提供者:吴艳
  1. shiyanliu

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  2. 在eda中利用vhdl语言编写程序,实现在液晶显示屏显示文字-In eda using vhdl language program to realize the text on the LCD display shows
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:326kb
    • 提供者:华山
  1. 256MbDDR2

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  2. 对ise的应用进行了具体的描述,而且把一些我们未涉及的功能进行了介绍,是一本好书。-Ise the application of a specific descr iption, and we have not covered some features were introduced, is a good book.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.33mb
    • 提供者:zhengjibin
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