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EDA4
- 数字钟设计：实现动态数码管显示时分秒； 可以预置为12小时计时显示和24小时计时显示；一个调节键，用于调节目标数位数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数。 -Digital clock design: dynamic digital display, hour can be preset to 12-hour time display and 24-hour time display a regulatory key target for reg
EDA5
- 交通灯控制器设计：1．有MR(主红)、MY（主黄）、MG（主绿）、CR（乡红）、CY（乡黄）、CG（乡绿）六盏交通灯需要控制； 2．交通灯由绿→红有4秒黄灯亮的间隔时间，由红→绿没有间隔时间； 3．系统有MRCY、MRCG、MYCR、MGCR四个状态； 4．相间公路右侧各埋有一个传感器，当有车辆通过相间公路时，发出请求信号S； 5．平时系统停留在MGCR状态，一旦S信号有效，经MRCY转入MRCG状态，但要保证MRCG状态也不得短于一分钟； 6．一旦S信号无效，系统脱离MRC
EDA6
- 实现乐曲发生器的设计。乐曲选取《梁祝》中化蝶部分。-Music Generator implementation. Select the music " Butterfly Lovers" in the butterfly section.
LabDesign
- A Nice Lab Design Contains Different Implementations to different logic functionalistsand simulation to PIC16F84A using Verilog-A Nice Lab Design Contains Different Implementations to different logic functionalistsand simulation to PIC16F84A using Ve
USB_LOOP
- 该Verilog程序基于USB芯片68013,FPGA50T,实现了两台电脑之间使用两个68013和一个FPGA50T来通信-Verilog program is based on the USB chip 68013, FPGA50T, realized between two computers using two 68013 and one FPGA50T to communicate
cpilegame
- cpilegame - cpilegame by varilog
Frame_2D
- 自己编写的通用2维框架结构，可以计算模态、静力、动力响应-A 2D frame building of ANSYS developed by myself, can calculate modal, static and dynamic response
enPort_Nixie_light
- 带使能端的数码管显示，编译软件MAX_PLUS2 以前编的-Can end with a digital display, compiled before compiling the software MAX_PLUS2
key_scan
- 4x4矩阵键盘扫描检测，数码管显示编译软件 MAX_PLUS2-4x4 matrix keyboard scanning detection, digital display compile software MAX_PLUS2
SPItoI2S
- 该文件是I2S 转 SPI的Verilog的源代码，可以在此基础上修改成自己的应用代码-The file is transferred SPI, I2S Verilog source code, you can change the basis of their application code into
trafficlamp2
- 利用面包板即芯片构成数字电路 模拟交通灯 该文件包为模拟仿真 整套电路-digital circuit traffic lamps
fpga_vga
- 用FPGA控制VGA显示各种图像和文字，彩条，横彩条，蔬菜条-FPGA VGA FPGA VGA FPGA VGA