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  1. Verilogexamples

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  2. Verilog初学编程实例,包括源程序及QuartusⅡ仿真结果,适合初学者了解学习-Verilog beginner programming examples, including source code and Quartus Ⅱ simulation results, suitable for beginners to understand the learning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.47mb
    • 提供者:kinderce
  1. VHDL_clock

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  2. VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响);--VHDL design process digital clock design basic requirements: 1.24 hours count display 2, when a school function (hour, minute) additional requirements: 1, to achieve alarm (
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:69.95kb
    • 提供者:苹果熊
  1. traffic

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  2. 本实验模拟路口的红黄绿交通灯的变化过程,用LED灯表示交通灯,并在数码管上显示当前状态剩余时间。 -- 红灯持续时间为30秒,黄灯3秒,绿灯30秒-traffic lights
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:186.54kb
    • 提供者:zz
  1. A_VHDL_process_elevator_controller

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  2. 一个VHDL电梯控制器的程序:A VHDL process elevator controller-An elevator controller VHDL procedures: A VHDL process elevator controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:116.74kb
    • 提供者:jk
  1. jiyufpgazhijiepinlvhechengqi

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  2. FPGA的直接频率合成器的设计,新颖独特,很好的频率合成器的参考资料,尤其是运用逻辑门阵列的有参考价值.-Direct frequency synthesizer FPGA design, novel and unique, good reference frequency synthesizer, in particular the use of logic gate arrays have reference value.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:145.57kb
    • 提供者:烟雨楼
  1. ans

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  2. 数字式竞赛抢答器 实现功能 1.四路抢答功能,带抢答超时和答题超时功能; 2.计分显示功能,每组对应两个数码管,能显示0-99的分值,复位初值为10。 -Digital Competition Responder features a realization. Quad Responder function, with time out and answer time-out function Responder 2. Scoring display, each corres
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:410.82kb
    • 提供者:lhr
  1. byteblaster

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  2. Altera并口下载线的详细说明资料,有了它,你就能自己制作一根下载线啦!-Altera a detailed descr iption of the parallel port download cable data, with it, you can create a download cable own it!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:99.98kb
    • 提供者:王家祥
  1. altera_de2_vhdl

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  2. Tutorial of VHDL with Altera DE2 board: quartus II and DE2 board The target do the BCD sum of input data coded with the switches and display the result on 7 segment display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:576.4kb
    • 提供者:candido
  1. VHDL_examples

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  2. 是EDA的入门课程,从VHDL语言的初步设计到各种实例,帮助读者迅速掌握VHDL语言。-VHDL examples
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.84mb
    • 提供者:sanuel
  1. CourseDesign

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  2. 用Verilog实现一位原码浮点数乘法器,按照累加的方式,逐位相乘,再相加。-Verilog realization of an original code with floating point multiplier, in accordance with the cumulative way, bit by bit multiply, then add.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:240.5kb
    • 提供者:李伟彬
  1. serial

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  2. 实现了一个串口功能,用Verilog语言写的,可作为IP使用-Implements a serial port function, written using Verilog language can be used as an IP
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:409.64kb
    • 提供者:hongfeng
  1. yinyue

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  2. 用Verilog写的一个音乐演奏程序,可以发出类似警笛的声音,很有趣-Using Verilog to write a music program, issued a similar siren can sound very interesting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:204.57kb
    • 提供者:hongfeng
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