资源列表
XILINX
- XILINX的FPGA芯片架构剖析 powerpc-fpga xilinx
elevator_controller
- vhdl elevator controller with testbench
pci
- pci总线源代码，总线设计参考。适合于飓风系列FPGA设计参考。-pci bus source code, the bus design. For hurricane series FPGA design.
Verilog_experiment
- 这是我设计的流水灯，Verilog程序，只是为下载其他代码-This is my design of the water lights, Verilog program, just download other code
top_clock
- VerilogHDL编译基本功能具有“秒”、“分”、“时”计时功能，小时按24小时制计时。具有校时功能，能对“分”和“小时”进行调整。扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间自定； 可任意设定时间的闹钟 自动报整点小时数 小时显示：可切换12小时/24小时显示-VerilogHDL compile the ba
count_16
- 十六进制计数器，还可以，使用VHDL编写的，下载试试吧-Hexadecimal counter, you can also use VHDL written Try now
count_24
- 24进制计数器，是利用VHDL编写的，还可以，上传下-24 binary counter, is written using VHDL, you can also upload the next
coder8_3
- 8-3优先编码程序，是利用VHDL编写的，自己弄得，上传下-8-3 priority coding process is the use of VHDL prepared herself to look, upload the next
ch8_1
- 8选1程序，是利用vhdl编写的，自己弄得还能用，上传下-8 Select a program is written using vhdl, allowed herself can use to upload the next
div_k
- 此程序实现时钟的1/k分频，输入为一个复位信号rst_n,一个时钟信号clk，一个参数k；输出out为一个占空比为50 的时钟，频率为clk的1/k -this verilog programme divid the clock to 1/k in fluquency.
eda
- 花了很长时间搜集来的基于cpld和VHDL语言的嵌入式程序-Took a long time to collect cpld and VHDL-based language embedded program
NANDInterface
- Xinlix CoolRunner-II cpld实现的nand FLASH接口-Xinlix CoolRunner-II cpld implementation nand FLASH Interface