资源列表
wyshizhong
- 24 60 60时钟程序 用VHDL硬件编程语言实现的24进制60进制60进制时钟程序-24 60 60 clock procedures VHDL hardware programming language used to achieve the 24 M 60 M 60 M clock procedures
Hardware_Speedup_DSP_FPGA
- 现场可编程门阵列（FPGA）已经不再单纯应用在芯片与系统之间的直接互联层，在软件无线电（SDR）中，FPGA逐渐用做通用运算架构来实现硬件加速单元，在降低成本和功耗的基础上提升性能表现。SDR调制解调器的典型实现包括通用处理器（GPP）、数字信号处理器（DSP）和FPGA。而且，FPGA架构可以结合专用硬件加速单元，用来卸载GPP或DSP。软核微处理器可以结合定制逻辑，扩展其内核，也可以将分立的硬件加速协处理器添加到系统中。此外，还可将通用布线资源放在FPGA中，这些硬件加速单元可以并行运行，进
adc_30hz
- VHDL内部RAM+1KHZ+480点压缩算法+找最大值-VHDL internal RAM+1 KHZ+480 points to find the maximum compression algorithm+
LCD_Driver
- VHDL源码 控制液晶的 希望对大家有用-VHDl
DesignAndTestifyVerilogHDL
- 《设计与验证VerilogHDL》书中程序-design and testify VerilogHDL
code
- these are some of the codes for vhdl
key44
- 4*4按键扫描VHDL程序 在开发板上调试成功,放心使用 -4* 4 keypad scanning process in the development of on-board VHDL debugging success, rest assured that the use of
mc8051_design
- MC8051 core , VHDL , Oregano Systems
CRC_Generator
- This a binary encoded on the check, by check, to verify whether the correct transmission-This is a binary encoded on the check, by check, to verify whether the correct transmission
quartus
- des algorithm send rx from serial port
7
- vhdl七段数码管显示程序，上机实验过，完全正确-Seven-Segment LED display vhdl procedure on the experimental machine, and absolutely correct