资源列表
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- VHDL针对FPGA的代码风格 FPGA内部结构 如何运用原语.-VHDL code for FPGA style FPGA internal structure how to use the original language.
frequency_divide
- 本程序用verilog编写，实现了任意整数分频-Arbitrary integer frequency_divider
QuartusMaxplus
- VHDL语言工具的学习，是硬件描述语言开发环境的学习。-VHDL language learning tools, hardware descr iption language development environment for learning.
cordicCOS
- 用CORDIC算法来实现y余弦运算，并在QUARTUS2中仿真通过，误差较小。-CORDIC algorithms used for cos .
pll_verilog
- 全数字锁相环的verilog源代码,仿真已通过 -All-Digital Phase-Locked Loop verilog source code, simulation has passed
SRAM_with_con
- 带有控制器的SRAM，提供一个地址选通脉冲ADS，一个读/写信号R_W,一个时钟信号和复位信号，包含了测试文件。-Controller with the SRAM, providing a strobe pulse Address ADS, a read/write signal R_W, a clock signal and reset signal, including the test documents.
interleaver
- 实现矩阵交织的Veriog源代码，内含有modelsim测试文件-Veriog interwoven matrix of the realization of the source code files containing the test modelsim
songer2
- 用VHDL语言实现多首音乐播放，并可切换，内含两首音乐。-VHDL language used to achieve more than the first music player, and switch, includes two music.
DDS
- A simple VHDL implementation of a DDS on Xilinx Spartan 3E Starter Kit development board
begoogatsme
- 讲述如何写好状态机的文档 给出了新颖的思路以及帮助读者上手的例子-On how to write state machine is given the document, as well as innovative ideas to help the reader-to-use examples
ddr
- 关于ddr sdram的一篇不错的文章，讲得挺详细的。-a good paper about ddr sdram，teaching you how to use ddr sdram.
VHDL100
- VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数-VHDL