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daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
DIG_LED
- 数码管的Verilog HDL高级描述，将数码管接口封装完成，适宜20MHz的时钟使用-Digital control of high-level Verilog HDL descr iption of a digital control interface, complete package, suitable for use 20MHz clock
control9851
- AD9851的vhdl串行控制程序（9851系统时钟内部指定）-AD9851 vhdl the serial control procedures (9851 designated internal system clock)
VHDL_3_Divider
- 3分频电路的实现，VHDL语言。 供大家参考 -3-band circuit implementation, VHDL language. For reference
IIR_2
- IIR二阶节的直接型实现,Quartus9.1编译通过。-Direct form of IIR SOS
8.3-LCD-control
- FPGA驱动LCD显示中文字符“年”程序-FPGA drive LCD to display Chinese characters" year" program
A20
- 1981 年8 月，IBM 公司最初推出的个人计算机IBM PC 使用的CPU 是Intel 8088。在该微机中地址线只有20 根(A0 – A19)。在当时内存RAM 只有几百KB 或不到1MB 时，20 根地址线已足够用来寻址这些内存。其所能寻址的最高地址是0xffff:0xffff，也即0x10ffef。对于超-A20 地址线问题.doc
DDS
- basys 2实现DDS，外接dac0832，实现dds模块，基于xilinx的ide-basys 2 to achieve DDS, external dac0832, achieve dds module, based on the ide xilinx
chap12
- 《Verilog HDL 程序设计教程》9-"Verilog HDL Design Guide" 9
7
- 王金明verilog第7章 适合初学者-Wang Jinming verilog Chapter 7 for beginners
ball_game
- VHDL VGA 弹球游戏 基于Xilinx Spartan 3E的FPGA 通过VGA显示弹球游戏-VHDL VGA pinball game is based on Xilinx Spartan 3E FPGA pinball games via VGA display
ISD_MAIN_rec_REAL
- rec play and stop isd 4004