资源列表
VHDL
- 1、 输入信号 clk : 时钟（每个象素点的显示时钟） reset : 复位信号 2、 输出信号 vga_hs_control : 行同步 vga_vs_control : 场同步 vga_read_dispaly : 红 vga_green_dispaly : 绿 vga_blue_dispaly : 蓝 3、 技术参数 clk : 24M hs : 30KHZ vs : 57.14HZ -1, input
8051-LCD-Driver
- 实验用程序图纸，好用,C51驱动LCD源程序-Experimental procedures drawings, easy to use, C51 drive the LCD source
clock2-
- 用硬件描述语言在modelsim中实现时钟的双边沿触发，分别在上升沿和下降沿都输出一个方波-Use hardware descr iption language in modelsim realized in the clock bilateral along the trigger, respectively, on the rise and decline of all along the output a square wave
blaster-wh
- 自己做的Altera下载线，老早了，protel98制板。-wh-own download Altera's line, long ago, protel98 Cricket. - Wh
vmware-1
- 一个虚拟机的全部注册教程我都舍不得上传的-All up a virtual machine I am reluctant to upload tutorial
vhdl-code-for-demux
- vhdl code for demux. this is a simple code in vhdl for demultiplexer. the test bench is also available
digital-clock
- Digital clock using vhdl By. Drmody
Viterbi_v
- Viterbi算法的Verilog源代码。-Viterbi Algorithm Verilog source code.
convert-.m-to-mdl-file
- priority encoder using verilog size is 20kb
erwertwerwe
- 用VHDL编写的计算器：能实现简单的加减乘除四则运算-Prepared using VHDL calculator: to achieve simple addition and subtraction, multiplication and division four computing
secret-lock
- 密码锁 4位和七位：输入4位十六进制密码，如果三次错误的话就报警 ； --密码是四位一下四位一下的输入，处于密码设置状态，又P3被按下时实现输入密码存储位的增加； --密码设置之后，按S7，密码被设置到系统中；然后在P1处于开锁状态时，进行新密码的输入，并 进行三次比较，有错，D3亮；并报警；-Password lock four and seven: Enter the four-digit hexadecimal password incorrectly three times th
is61lv25616_sram
- IS611v25616在NIOS II 下的驱动