资源列表
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- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字时钟，序列检测器的设计，一般状态机等等。(VHDL code, some textbooks for small programs. It includes 3 line -8 line decoder, 4 selector 1 selector, 6 elevator, 8 line -3 encoder, 8 l
zheng
- 基于ise实现的求最大公约数。并在modelsim 上实现-base on ise and modelsim .
Design_of-8_Bit_Microcontroller
- vhdl code and tutorial for 8 bit microcontroler
DDS
- 《DDS原理简介(中文)》DDS即直接数字频率合成器，原理及系统设计实现- DDS Principle Introduction (Chinese) DDS direct digital frequency synthesizer, the principle and system design to achieve
axi4-checker
- ARM公司官方的AXI4总线的SVA检测。带完整说明文档，AXI4，AXI4-Lite，AXI4-Stream协议均已经包含-ARM s official AXI4 bus SVA testing. With complete documentation, AXI4, AXI4-Lite, AXI4-Stream protocol are already included
YKQ
- 行列式键盘扫描 8个按键 输入从0到7-Determinant keyboard scan eight key input from 0-7
自动打铃系统
- 自动打铃系统，在ＭＡＸＰＬＵＳ平台下动行，能实现计时、打铃控制等功能。 -automatic bell system, the Converter Platform animal, able to plan, a Bell controls.
data_transmission
- 并行数据流转换为一种特殊的串行数据流 重点在通信协议的实现上 注意同一时钟驱动几个信号时，若信号需要分别使用跳变沿或电平有效，那么分别用时钟的不同沿进行驱动-Parallel data streams into a special kind of serial communication protocol data stream focuses on the realization of the same clock-driven attention to a few signals,
VCSWorkshopLab_Database.tar
- SYNOPSYS公司自带的专供VCS软件的学习代码-SYNOPSYS VCS exclusively for the company' s own software code to learn
f_divider
- 16-bit frequency divider (32 MHz,16,8,...) based on altera fpga.
3nFJBkkt
- 基于verilog HDL语言的FPGA设计，实例，大量的-very good
CpldVhdl
- 用VHDL语言写的程序包含如下功能：1.键盘扫描2.控制AD转换3.产生PWM信号与51系列CPU接口，接在51地址数据总线上，单片机通过访问地址总线上的数据寄存器来控制CPLD