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  1. mealy_is

    0下载:
  2. How mealy finite state machine is implemented using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:957.17kb
    • 提供者:Arun Kumar
  1. fpgaproject

    0下载:
  2. 本实例是学习fpga的入门程序 希望大家喜欢-This example is the study of entry procedures fpga hope you like
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:957.57kb
    • 提供者:fenneile
  1. vpc

    0下载:
  2. 电压脉冲控制的一个工程---包括vhdl源程序和编译后产生的相关文件
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:957.57kb
    • 提供者:吴晨光
  1. saa7113h

    0下载:
  2. 二个程序,一个是用VHDL语言对SAA7113的初始化,于串口将初始化内容读出,另一个是读取SAA7113寄存器内的值于串口发送出来-Two procedures, one for VHDL language SAA7113 initialization, the contents will be initialized in the serial read out, the other is the value of reading the SAA7113 register send out
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:957.74kb
    • 提供者:Rodge
  1. lcd2vga_um

    0下载:
  2. LCD加速芯片,用fpga+sdram做的-LCD acceleration chip, using fpga+ sdram do
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:957.78kb
    • 提供者:李锦龙
  1. power_gating

    0下载:
  2. ieee paper on power gating and can be use full for implementing on ip core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:957.82kb
    • 提供者:devil412
  1. alog32

    0下载:
  2. 32 bit antilog coding. Completely synthesizable. Tested in spartan 3A DSP series
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:957.87kb
    • 提供者:kk
  1. lock

    0下载:
  2. 该程序是实现数字密码锁的功能,当密码输入正确时即可开锁,若输入错误则会报警-The program is a digital code lock function, when the correct password is entered to unlock, if the input error will alarm...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:957.9kb
    • 提供者:张扬
  1. ARM-barrel-shifter

    0下载:
  2. 用verilog描述语言实现的桶形移位器。-Descr iption language with verilog barrel shifter.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:958.16kb
    • 提供者:
  1. nachosPipe

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  2. nachos实验 操作系统实验 管程同步机制 消费者和生产者为例 改编原先版本中的一点小错误-nachos experimental test tube process operating system, consumers and producers as an example synchronization mechanism adapted the original version of a small error
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:958.73kb
    • 提供者:一锅云
  1. ls12_mux16

    1下载:
  2. 一个16位乘法器的veriolog语言实现。使用初学着。-A 16-bit multiplier veriolog language. Use a novice.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-04-07
    • 文件大小:959kb
    • 提供者:1412
  1. PWM

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  2. MC9S12XS128 PWM介绍,实例程序,使用说明,舵机控制程序,代码-MC9S12XS128 PWM introduction, examples of procedures, instructions, steering gear control program, code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:959.05kb
    • 提供者:豆豆
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