资源列表
FPGACPLDDigitalCircuitDesign
- FPGA & CPLD Digital Design Experience Sharing in Chinese
VHDL-clock
- 用VHDL写的数字钟程序，能够实现显示时分秒，时间可以调节，还能设定闹钟-Written in VHDL,the digital clock procedures can display every minute, the time can be adjusted, but also to set the alarm
AIC23forAudio
- FPGA控制AIC23实现音频信号处理。AIC23是TI公司的高性能立体声处理芯片。-FPGA realization of the control AIC23 audio signal processing. AIC23 is a stereo TI' s high-performance processing chip.
cpld1
- 简易逻辑分析仪的vhdl程序，用于epm7128经测试可用-Simple logic analyzer vhdl procedure
ccd_tcp1209d-driver
- ccd驱动程序,刺程序是tcd1209的驱动程序，能够修改积分时间-ccd driver stabbed program is tcd1209 driver can modify the integration time
traffic-light-control
- 采用VHDL语言实现交通灯开关并且计时功能的控制-Using VHDL language and the timing function of traffic lights control switch
信号分析与处理——MATLAB语.part1
- ① Verilog的抽象级别 ② Verilog的模块化设计 ③ 如何给端口选择正确的数据类型 ④ Verilog语言中latch的产生 ⑤ 组合逻辑反馈环 ⑥ 阻塞赋值与非阻塞赋值的不同 ⑦ FPGA的灵魂状态机 ⑧ 代码风格的重要性((1) the abstract level of Verilog The modular design of Verilog How to select the correct data type for the
17plj
- 这是一个关于测频的VHDL程序，而且分为4个模块，清晰明了-This is a VHDL program on the frequency measurement, and is divided into four modules, clarity ..
MultiplierHDL_FPGA
- multiplier in hdl, this is a very good pdf.this is Implementation of 4 bit array multiplier using Verilog HDL and its testing on the Spartan 2 FPGA.
par_in_ser_out
- 并入串出寄存器，很好很强大。使用Verilog进行设计并用Modelsim成功仿真。-Into the string of registers, very very strong. With Verilog for design and simulation using Modelsim successfully.
MultiplierHDL_FPGA
- Implementation of 4 bit array multiplier using Verilog HDL
Four-controllable-counter
- 功能是（用Verilog语言的，内有比较详细的注释）： （1）计数器的功能是从0到9999计数，并能以十进制数的形式在七段数码管上显示出来(包括七段数码管显示模块). （2）该计数器有一个1个nclr和一个adj_plus端，在控制信号的作用下（见下表），计数器具有复位、增或减计数、暂停的功能。编写以上的程序的完整模块. 计数器的功能表 nclr adj_minus 功 能 0 0 复位为0 0 1 递增计数 1 0 递减计数 1 1 暂停计数 -Functi