资源列表
dspafpga
- dsp与fpga通信的verilog程序，强烈推荐欢迎参考-dsp and fpga verilog communication program, it is strongly recommended to welcome reference
clock2
- 电子时钟，带清零复位端，可调时间才，时分加减-Electronic clock, with a clear reset, adjustable time
package_crc32
- 使用VHDL语言实现crc32校验算法的程序包，其中的数据长度是32位-a package to describe crc32 based 32bits data
xianshi
- 用汉字点阵码编10个字的短句（可以是专业介绍、古诗片段），移动显示，分帘请屏、正常及镂空显示-Chinese character dot matrix code compiled 10 words of the phrase (can be a professional introduction, ancient poetry fragments), mobile display, sub screen, screen, normal and hollow display
res232_top2
- 简单使用的uart串口程序，用verilog语言实现，在alteraDE2-70板上验证-Simple to use uart serial procedures, using verilog language, verified in alteraDE2-70 board
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
arithmetic_logical_unit
- this verilog code-this is verilog code
ram
- CPU中一个部件——ＲＡＭ的编程，运用ＦＰＧＡ，硬件描述语言-CPU a part-- RAM programming, using FPGA, hardware descr iption language
updown
- VHDL Programmes -2 for dumping on FPGA
crc32校验串行算法
- crc32串行算法，vhdl语言
Lab_COUNTER
- Lab experiment : 50 MHz clk 4 bit counter (CLR + parallel load + pause ) on spartan3e
chengfaqi
- 通过verilog hdl语言实现伽罗华域GF（q）乘法器设计-By verilog hdl language Galois field GF (q) Multiplier