CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .12 .13 .14 .15 .16 1317.18 .19 .20 .21 .22 ... 4323 »
  1. LED

    0下载:
  2. 在FPGA平台上实现流水灯设计,采用原理图输入的方式,显示不同花样的流水灯,并且可以自动切换。-Light water design on an FPGA platform, using schematic entry, display different patterns of light water, and can automatically switch.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:557.8kb
    • 提供者:jwshi
  1. ad9912

    0下载:
  2. AD9912控制程序,产生正弦波。没有加注释,心情不好,有兴趣可以仿真后对照datasheet看时序图。已经验证可以使用。-AD9912 control program generates a sine wave. No additional comments, bad mood, are interested can look after simulation control datasheet timing diagram. Have verified that you can use.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:557.79kb
    • 提供者:暗海风
  1. YD

    0下载:
  2. 运用qurtus9.0进行全数字锁相环的制作,内含有各个模块及程序注释。-Of all digital phase-locked loop with qurtus9.0 production, contains various modules and application notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:557.69kb
    • 提供者:叶宏
  1. LCD1602

    0下载:
  2. 实现LCD控制之下六位时钟正确计数与显示-Realized under the control of six LCD clock display correctly count
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:557.38kb
    • 提供者:wangxiao
  1. gap_finder

    0下载:
  2. Design a sequential machine that finds the size of the largest gap between two successive 1s in a X-bit word. Partition the design into a state machine controller and a datapath. The datapath accepts the X-bit word and produces an output word whose v
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:557.37kb
    • 提供者:wei chenghao
  1. verilog

    1下载:
  2. 数字信号处理的FPGA实现(第3版) verilog源码-FPGA digital signal processing (3rd Edition) verilog source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:557.3kb
    • 提供者:198996
  1. vga_256

    0下载:
  2. 用FPGA控制VGA的Verilog程序,内附详细注释,已在CRT显示器上验证通过,希望对大家有用-FPGA VGA Verilog CRT
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:557.09kb
    • 提供者:谢仁强
  1. vhdl-all-english

    0下载:
  2. A major obstacle that stands in the way of efficient test response compaction are the unknown values (x-values) captured by scan cells during testing. If test responses with s and the correctness of the compactor inputs cannot be verified at
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:557.04kb
    • 提供者:shankar.m
  1. frequency_VHDL

    0下载:
  2. VHDL设计的频率计小系统,在ALtera的DE2板子上调试通过-VHDL design of the frequency meter small systems, the DE2 board in ALtera debugged
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:557.02kb
    • 提供者:黄正勇
  1. waveform_gen_latest.tar

    0下载:
  2. This file consists of a design with doc file descr iption to generate sin-cos, sawtooth and square waves. The method used is DDS.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:556.95kb
    • 提供者:mostafa
  1. waveform_gen_latest.tar

    0下载:
  2. waveform generations
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:556.95kb
    • 提供者:challu
  1. waveform_gen_latest.tar

    0下载:
  2. VHDL实现NCO与LUT(查找表) VHDL实现NCO与LUT(查找表)-VHDL realization of NCO and LUT (lookup table) VHDL Implementation NCO and LUT (lookup table)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:556.84kb
    • 提供者:张颖
« 1 2 ... .12 .13 .14 .15 .16 1317.18 .19 .20 .21 .22 ... 4323 »
搜珍网 www.dssz.com