资源列表
kt3tuo
- 基于FPGA的多功能数字钟系统（层次化设计）拓展功能包括：报时、校时校分、6到18点时段控制亮灯-Multi-functional digital clock system (hierarchical design) in the FPGA-based development features include: timekeeping, school Calibration of 6-18 hours to control lighting
liushui
- 用verilog编写的简易流水灯，里面包含分频器、选择器等，简单易懂。-failed to translate
VGA_TOP
- 显示彩条，思路清晰，易读。是初学者的好帮手，1440*900*60-Color bars are displayed, clear, easy to read. Is a good helper for beginners, 1440* 900* 60
3bit-Wide-5to1-Mux
- 3bit Wide 5to1 Mux by verilog
vr_fifo
- 可预取的fifo 的fpga 设计代码，满足异步时钟的操作
97288427Dual-RAM
- 双口RAM的具体应用，适合工程开发的入门者(Application of dual port RAM, suitable for beginners of project development)
1553-EncoderDecoder---Documentation
- 1553b编解码参考设计 verilog 收发-1553b encoder decoder
EDA
- 里面包含了众多VHDL基础小程序，如38译码、4选1、4位加法、移位，七段显示译码等。-This contains a number of VHDL basis applet, such as 38 decoding, four selected 1,4 addition, the shift register, segment display decoder.
VHDL-counter-code
- 用WHDL实现计数器的各个模块设计，并用FPGA进行功能验证！-With WHDL counter module design and functional verification using FPGA!
DesignOfRGY_jiaotongteng
- 1．初始状态为4个方向的红灯全亮，时间1秒。 2．东、西方向绿灯亮，南、北方向红灯亮。东、西方向通车，时间30秒。 3．东、西方向黄灯闪烁，南、北方向红灯亮。时间2秒。 4．东、西方向红灯亮，南、北方向绿灯亮。南、北方向通车，时间15秒。 5．东、西方向红灯亮，南、北方向黄灯闪烁。时间2秒。 6．返回2，继续运行。 -1. Initial state for four whole direction of the red lights lit up, a se
hdlc_latest[1]
- HDLC解码控制，包括CRC校验，可以在一片3400A FPGA上实现8解码-HDLC decoding control, including the CRC check can be realized in a 3400A FPGA 8 decoding