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  1. 8255soucure

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  2. vhdl实现8255源码 里面包含源代码 测试文件,demo例子-VHDl 8255
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:16.57kb
    • 提供者:陈科
  1. AMBA

    0下载:
  2. AMBA总线的Verilog语言模型,主要包括5个部分:AHB总线仲裁器,AHB-APB总线桥接器,AHB总线上从设备ROM模型-AMBA bus of ARM company, It mainly includes the following five parts: the AHB arbiter,AHB-APB bridge, AHB_Rom_Slave, AHB_Ram_Slave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:16.57kb
    • 提供者:zhch26
  1. DECODER

    0下载:
  2. decoder3_8实现了FPGA或CPLD 实现3-8译码器的功能-decoder3_8 to achieve the realization of the FPGA or CPLD decoder functions 3-8
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:16.56kb
    • 提供者:yigezi
  1. SEGcore

    0下载:
  2. 基于MICROBLAZE的数码管扫描IP核,在EXCD开发板上调试通过,可移植至其他开发板-An IP core based on microblaze,it is used for leds scanning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:16.56kb
    • 提供者:JK
  1. Pulukuriproject

    0下载:
  2. project report on vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:16.56kb
    • 提供者:nitro
  1. pulsecompression

    0下载:
  2. 根据外部控制指令和送入的波形参数,在FPAG中实现任意波形的脉冲压缩。程序采用VHDL语言编写,并在实际系统中测试证明能够实现功能。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:16.56kb
    • 提供者:蒋留兵
  1. Lab0503-FFT

    0下载:
  2. FFT测试程序 适用于ICETEK提供的开发板-FFT test procedure provided for in ICETEK development board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:16.54kb
    • 提供者:cuihengbin
  1. all-code-files

    0下载:
  2. code for virus detection processor in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:16.52kb
    • 提供者:kusumanchi
  1. SDRAM_TEST

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  2. SDRAM控制代码,已经在开发板上测试通过。-SDRAM control code has been tested on the development board.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:16.52kb
    • 提供者:吴平
  1. EDATOOL

    0下载:
  2. EDA的工具介紹(WORD檔)<沒有解壓縮密碼>-introduced EDA tools (Word stalls) lt; No extract passwords gt;
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:16.51kb
    • 提供者:韓堇
  1. leijiaqi

    0下载:
  2. 累加器,一个加法器和一个寄存器构成的累加器,其用途是用于DDS技术的相位累加器 -ACC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:16.5kb
    • 提供者:陈兴文
  1. chengxu

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  2. 基于FPGA的DDS信号发生器设计,可以运行并出结果-The spurious signal generator based on FPGA design,Can run and out the results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:16.49kb
    • 提供者:高月华
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