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floatadd
- 浮点数加法器的源代码,实现浮点数的加法功能，浮点数遵循的是IEEE745标准-floating_piont addition
VHDL
- 1、 输入信号 clk : 时钟（每个象素点的显示时钟） reset : 复位信号 2、 输出信号 vga_hs_control : 行同步 vga_vs_control : 场同步 vga_read_dispaly : 红 vga_green_dispaly : 绿 vga_blue_dispaly : 蓝 3、 技术参数 clk : 24M hs : 30KHZ vs : 57.14HZ -1, input
pgvhdl2
- document word spwm vhdl
voting 表决VHDL程序设计
- 7人表决VHDL程序设计，，表决的原则是输入“1”代表同意，“0”代表不同意，当同意的人数大等于4人时电路输出为“1”，否则为“0”。 ①用VHDL语言写出完整的程序。 -7 voting VHDL programming
EDAbaluqiangdaqi
- 本系统共由抢答单元、答题单元和报警单元等三部分组成。 首次进行时，主持人设置答题时间，再按一次清零开关，报警器发出声音提示抢答开始，同时抢答锁存模块开始工作，抢答定时器开始减计数，并将时间通过译码电路显示在数码管上。当在规定的时间内，有选手抢答时，抢答锁存模块就将该选手的号码锁存，其他的选手的抢答无效，同时报警器发出警报，定时器停止工作，抢答时间和该选手的号码分别通过数码管显示出来。当规定的时间到并且没有人抢答，定时器递减到0，并通过译码器显示出00，同时报警器报警。 -The syst
vhdl
- 经过验证的UART硬件描述语言（VHDL）代码，非常实用。-Verified UART hardware descr iption language (VHDL) code, very useful.
x1Altera_uart_VHDL
- 经典UART程序，通用异步收发器设计的vhdl语言,帮助大家学习UART知识-UART classical procedures, UART VHDL design language, to help everyone study UART knowledge
PRBS
- PRBS - Generator and Receiver
verilog
- Verilog HDL 1.红外线发射调制电路 2.分数分频 3.最大公约数和最小公倍数 4.秒表-1.infra transmission modulator 2.fractal frequency divider 3.maximal common divisor 4.timer
LC3-code.tar
- 美国计算机界泰斗级作者Yale N. Patt的LC3 CPU VHDL源码,配合《计算机系统概论》一书学习效果更佳！
16qam
- vhdl实现16qam,有规范接口，解释清楚-implemention of 16 qam, have atlantic interfaces
fenpinqi
- 模拟分频器是音箱内的一种电路装置，用以将输入的模拟音频信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放。之所以这样做，是因为任何单一的喇叭都不可能完美的将声音的各个频段完整的重放出来。-The analog divider speakers within a circuit device to the input analog audio signal is separated into different parts of the treble, alto,