资源列表
Touch-Screen_code
- 触摸屏代码，大家可以下载试试，看是否适合你的应用-Touch-screen code, you can download to try to see wheter it fit your application
Sdram_RD_FIFO
- 用SDRAM实现的读堆栈的verilog源代码-Read stack implemented SDRAM Verilog source code
jurbojtag
- turbo jtag CPLD source code use altera EPM7128S -turbo jtag CPLD source code use altera EPM7 128S
add
- 常用加法器代码，分三种计算方法，可供参考-Common adder code, sub-three calculation methods are available for reference
BRAM2DRAM
- FPGA内嵌的BRAM资源很少，此代码为DRAM代码风格，可以极大程度上减少FPGA内嵌资源的消耗。txt文档中含源代码，直接粘成vhdl即可
I2C_to_GPIO
- 用I2C总线扩展IO口的verilogHDL程序-I2C bus with expansion IO port verilogHDL procedures
SHIFT-ROTATE
- Shift and Rotate VHDL code for Xilinx Spartan 3E board
UART_PRA
- Hi, This Verilog practice code-Hi, This is Verilog practice code
RAM2x64C_1
- 双口RAM用于数据存储和读取，在FFT处理器重，快速的读取和存储数据，可以提高处理器速度-Dual-port RAM for data storage and reading, in the FFT processor heavy, fast read and store data, can improve the processor speed
GLCD-Graphic
- Graphic lib for Graphic LCDs
udp
- VHDL implementation of UDP protocol
ee
- 一个七段解码器模块，c2～c0是解码器的3个输入，当输入值不同时，输出不同的字符。如表中所示，当输入值为100～111时，输出空格，即数码管全暗。七段数码管的不同段位用数字0～6表示，注意七段数码管是共阳极的，即各管段输入低电平时，数码管亮；否则数码管暗。 -A seven-segment decoder module, c2 ~ c0 is a 3 input decoder, when the input value is not the same time, the output of d