资源列表
f32c-master
- FPGArduino源码，f32c：VHDL的MIPS和RISC-V指令集实现(FPGArduino source code, f32c:VHDL MIPS and RISC-V instruction set implementation)
washmachine
- 通过vhdl模拟洗衣机功能，实现对洗衣机的相关操作，是基于数字电路实验来开发的。-Simulated washing machine function with vhdl language。
Counter-60
- In this example, counter 60 is implemented as part of the real time clock time electronic clocks. Done in the platform mentor Graphics and describes in the VHDL code. This counter has a role to the front edge of every 60 clock sends a signal followin
AD_FIFO
- 简单的Verilog程序，针对音频实验板的AD到DA调通试验，下载执行前请按照自己试验环境更改设置-Simple Verilog program for test the AD to DA loop of universal audio test platform. Please configure it according to the test environment before download and implement the program to FPGA
SigCylCPU
- 单周期cpu的设计实现在VHDL中的verilog中实现。 -Design and implementation of single-cycle cpu in VHDL to implement the verilog.
ml605_pcie_x4_gen2
- 使用与xilinx的ml605套件的pcie核程序，芯片 型号是v6系列的4通道的pcie设计。内部包括pcie ip核和用户端程序。已亲测。-Xilinx ml605 using the kit pcie nuclear program, chip model is v6 series of 4-channel pcie design. Internal including pcie ip core and client programs. It has been pro-test.
TIMER1
- TIMER-1 : 定时器上溢。 TIMER-2 : 强置输出模式。 TIMER-3 : 输出比较模式。 TIMER-4 : PWM1模式。 TIMER-5 : 输入捕获模式(结果硬件仿真观察)。 TIMER-6 : PWM输入模式。 TIMER-7 : 单脉冲模式。 TIMER-8 : TIMER2作为TIMER3的分频器,即TIMER3的时钟由TIMER2提供。 TIMER-9 : TIMER2使能TIMER3(时钟都用内部时钟，两个非同步)。 TIMER
21d_ask_tz
- 数字信号形式实现模拟2ASK的调制解调功能（模拟信号抽样量化以正弦波载波形式输出）-2ASK digital signal form of analog modulation and demodulation functions (quantized analog output signal is sampled in the form of a sine wave carrier)
18_uart
- FPGA串口通信，可以实现高速通讯，具有良好的模块说明-FPGA serial communication
elevator_fpga
- 使用FPGA模拟的三层电梯，可以实现模拟开关门、上下行操作，通过LED灯显示电梯所在层数以及上下行状态-elevator fpga
eda-2009
- 9600波特率的串行口VHDL接收和发送模块，两个模块既可以单独使用。-VHDL 9600 baud serial port receive and transmit modules, two modules can be used alone.
很好的RS232源代码
- 用verilog语言写的串口程序。