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  1. ledwater

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  2. 跑马灯实验:利用计数器轮流点亮LED灯,实现各种动态效果。 -Marquee experiment: the use of counter rotating light LED lights, to achieve a variety of dynamic effects.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:140.77kb
    • 提供者:riversky
  1. key1

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  2. 矩阵键盘实验1:向用户介绍矩阵键盘扫描实现的方法,没有考虑去抖和判断键弹起的问题;把相应的键值显示在数码管上-Matrix Keyboard Lab 1: Introduction to the user to achieve the keyboard scan matrix approach, not considered to shake and bounce to determine key issues the corresponding keys on the display in
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:827byte
    • 提供者:riversky
  1. seg71

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  2. 7段数码管测试实验1:以动态扫描方式在8位数码管“同时”显示0--7 实验的目的是向用户介绍多个数码管动态显示的方法。 动态显示的方法是,按一定的频率轮流向各个数码管的COM端送出低电平,同时送出对应的数据给各段。-7-segment test experiment 1: 8-bit dynamic digital scanning mode in the pipe " while" display 0- 7 experiment is introduced to th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:802byte
    • 提供者:riversky
  1. xilinxhelp1

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  2. this is xilinx help guide
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.04mb
    • 提供者:rakhi
  1. stm

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  2. 用verilog语言设计一个二进制序列检测电路, 当输入有连续“1011”出现时有输出为‘1’, 否则为‘0’.-Verilog language used to design a binary sequence detection circuit, a continuous input " 1011" appears when the output is ' 1 ' , otherwise ' 0' .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:606byte
    • 提供者:农晓
  1. clock

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  2. 时钟设计 实现钟表功能可自动调节时间的大小以及充当秒表-Clock design and implementation of time clocks feature automatically adjusts the size and act as a stopwatch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:319.29kb
    • 提供者:吕波
  1. QuartusHandbook

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  2. QuartusII软件的使用手册,版本是QuartusII7.2,希望对大家有帮助。-QuartusII software manual, version QuartusII7.2, we want to help.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-15
    • 文件大小:23.43mb
    • 提供者:chengyungang
  1. 64point_FFT

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.19mb
    • 提供者:chengyungang
  1. config_handbook

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  2. Altera 下的FPGA动态重构的配置方法文档,内有各种Altera下的FPGA芯片连接方式-Altera FPGA dynamic reconfiguration under the configuration document, there are a variety of Altera FPGA chip connections under
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:6.73mb
    • 提供者:leeshow
  1. DU

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  2. the DU sample for VHDL coding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:354.6kb
    • 提供者:lub
  1. VerilogHDLhuaweirumenjiaochen

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  2. Verilog HDL 华为入门教程.pdf-Verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:256.85kb
    • 提供者:熊锦添
  1. XilinxFPGA

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  2. 可以很快学会使用xilinx开发环境ISE,是一个不错的初级入门文件。推荐。-the PDH can easy make u know the sample knowlege on FPGA software ISE.it is worthy reading.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.66mb
    • 提供者:jason
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