资源列表
dilbalu_fir7
- basic fir filtering in verilog fpga in vhdl
dilbalu_fir6
- digital filter implementation in verilog
dilbalu_fir2
- fpga based fir filtering algorithm
sy3
- 用两片74194扩展成8位双向移位寄存器-Extended to 8-bit bi-directional shift register with two 74194
sy4
- 用VHDL语言设计了一个8位2进制全加器-VHDL language design with an 8-bit binary full adder 2
ARM_Instruction_Set
- Arm Instruction set document
Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Ex
- 来自于ALTERA官方网站。 本文档详细介绍怎样利用MAX® II CPLD 来实现脉冲宽度调制(PWM)。本设计还利用了MAX II CPLD 的内部用户闪存振荡器，不需要采用专门的外部时钟。 附有verilog源程序。-From ALTERA website. This document details how to use the MAX ® II CPLD to implement pulse width modulation (PWM). This design
digi_clock
- 电子钟的设计，(1) 计时功能：这是本计时器设计的基本功能，可进行时、分、秒计时，并显示。 (2) 闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出一段音乐，并维持一分钟。 (3) 调时调分调闹钟功能：当需要校时或者要重新设置闹钟的时间时，可通过实验箱上的按键控制。 -The design of electronic clock, (1) timer function: This is the basic design of the timer function, can b
my_func_pkg
- multiply vhdl package code
ps2_rx
- 在VHDL里实现的ps2 键盘接口的接收端功能-Implemented in VHDL in the ps2 keyboard interface of the receiver functions
Pulukuriproject
- project report on vhdl
4945579081DCT_2D
- dct-20 verilog vhdl de2