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  1. dianti

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  2. 实现电梯的基本功能,并且在算法方面的基本算法进行了改进。-The basic function of the realization of elevator and the improved basic algorithm .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.85kb
    • 提供者:郑纪彬
  1. Xilinx

    1下载:
  2. 非常详细的介绍了ISE软件的使用,以及如何生成可烧录文件,如何将烧录文件下载到Xilinx开发板,非常傻瓜式的操作。-Very detailed descr iption of the ISE software to use, and how to generate a recordable document, how to burn files downloaded to the Xilinx development board, a very fool-operation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.49mb
    • 提供者:
  1. VHDL

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  2. 滤波器 VHDL 应用VHDL基于FPGA设计FIR滤波器-Application of VHDL-based FPGA VHDL filter FIR filter design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:8.8kb
    • 提供者:张硕
  1. led8

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  2. led显示LED显示屏(LED display):又叫电子显示屏或者飘字屏幕。是由LED点阵组成,通过红色或绿色灯珠的亮灭来显示文字、图片、动画、视频,内容可以随时更换,各部分组件都是模块化结构的显示器件。通常由显示模块、控制系统及电源系统组成。显示[1]模块由LED灯组成的点阵构成,负责发光显示;控制系统通过控制相应区域的亮灭,可以让屏幕显示文字、图片、视频等内容,恒舞动卡主要是播放动画的;电源系统负责将输入电压电流转为显示屏需要的电压电流。   LED显示屏可以显示变化的数字、文字、图形
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:405.3kb
    • 提供者:fenlido
  1. VHDL

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  2. 用VHDL语言在CPLD上实现串行通信 应用广泛 远程控制-CPLD with VHDL language to realize the serial communication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:45.46kb
    • 提供者:张硕
  1. FPGA

    0下载:
  2. FPGA设计经验 大唐经验 设计经典 非常实用-Datang FPGA experience
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:944.43kb
    • 提供者:张硕
  1. FPGA

    0下载:
  2. 大型设计中FPGA的多时钟设计策略 VHDL 经典时钟设计-Large multi-clock design, FPGA design strategy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:170.06kb
    • 提供者:张硕
  1. FPGA

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  2. 基于FPGA的多种形式分频的设计与实现 应用广泛 经典-Various forms based on FPGA Design and Implementation of frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:16.87kb
    • 提供者:张硕
  1. demux81

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  2. VHDL Code for DEMUX using when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:870byte
    • 提供者:bharat
  1. mux16_1

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  2. VHDL code foe 16:1 MUX using structural modelling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:650byte
    • 提供者:bharat
  1. crc

    0下载:
  2. 15位crc校验码的生成 通过除法运算生成15位校验码,以此判断传输的正确性。-fifteen bit crc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:93.86kb
    • 提供者:郭素林
  1. MUX

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  2. VHDL Code for 4:1,2:1 MUX using when statment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:673byte
    • 提供者:bharat
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