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  1. ManchesterEncoding

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  2. FPGA实现的曼切斯特编码 VHDL语言-Manchester Encoding based on FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:331.54kb
    • 提供者:willam
  1. ADPCMCodec

    0下载:
  2. The DVI Adaptive Differential Pulse Code Modulation (ADPCM) algorithm was first described in an IMA recommendation on audio formats and conversion practices [1]. ADPCM is a transformation that encodes 16-bit audio as 4 bits (a 4:1 compression ratio).
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:429.38kb
    • 提供者:stefanescul
  1. zy4668_music

    0下载:
  2. 本源码实现了用VHDL语言设计音乐播放器-This source code implements the design using VHDL language music player
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.22mb
    • 提供者:张楠
  1. zy4668_ybcxjk

    0下载:
  2. 本源码实现的功能是用VHDL编写异步串行接口设计-The source VHDL implementation of the function is the preparation of Asynchronous Serial Interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.56mb
    • 提供者:张楠
  1. asyncwrite

    0下载:
  2. FPGA异步时序转同步时序模块 位宽(bit) -FPGA asynchronous transfer timing synchronization timing module Width (bit)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:659byte
    • 提供者:赵栩
  1. FPGA_diaodianbaocunchegnxu

    0下载:
  2. FPGA掉电保存程序,用于fpga掉电后如何让程序保存-FPGA power-down save the program for fpga power-down procedures for how to save after
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:183.96kb
    • 提供者:wjz
  1. test_dec1

    0下载:
  2. This Module creates the test Bench for AES Decryption Algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.25kb
    • 提供者:Syed Shafi
  1. aes_decrypt

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  2. This the Top Module for AES Decryption algorithm-This is the Top Module for AES Decryption algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:3.1kb
    • 提供者:Syed Shafi
  1. aes_package

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  2. This Module defines all the functions and Signals used at various instances in the algorithm in a package
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.08kb
    • 提供者:Syed Shafi
  1. key_expander

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  2. This module is the package deceleration for Key Expander Hardware for each round
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:1.27kb
    • 提供者:Syed Shafi
  1. tb_top_module

    0下载:
  2. This Module is the Test Bench for AES Algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.23kb
    • 提供者:Syed Shafi
  1. top_module

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  2. AES Encryption Algorithm.... This Module gives the basic overview to indicate the flow of AES Algorithim at different stages by associating various Packages to the module-AES Encryption Algorithm.... This Module gives the basic overview to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:2.65kb
    • 提供者:Syed Shafi
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