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  1. RS-232C_UART

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  2. 基于Verilog的RS-232C(UART)接口的设计与实现 -Based on Verilog' s RS-232C (UART) interface, Design and Implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:762.37kb
    • 提供者:小翁
  1. RS232_NIOS_Verilog

    0下载:
  2. 5个文件,包含了RS232的nios实现和Verilog实现方式。其中,RS232的nios核实现只需要按照文件描述可以轻松实现^_^,个人比较推荐!RS232的Verilog实现需要编程,例程方便使用。RS232正在进一步学习中,有兴趣的可以探讨。-the realizition of rs232 interface by niosii uart ip core of Altera.it seems a most conveniet way.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:668.56kb
    • 提供者:summerooooo
  1. EDA

    0下载:
  2. vhkl控制动态显示和扬声器发声。并且驱动led灯循环点亮-vhkl control dynamic display and speaker sound. Cycle of light and drive led lights
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:138.58kb
    • 提供者:shining
  1. 621739486

    0下载:
  2. 别是需要嵌入的控制数据、相应的字节时钟和数据使能。实现要求:TS流中的空帧很多,将某些空帧(188字节)全换为控制数据DIN(即在该空帧位置处构成一新的数据帧),按照TS流格式进行传输。TS流数据帧中的数据和控制数据不能出现丢失-nothing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:45.79kb
    • 提供者:danny
  1. 64pointFFTR2MDC

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  2. 该工程实现了一个64点DIF FFT,verilog编写,采用R2MDC结构,通过Modelsim功能仿真,压缩包里有rtl代码,dc脚本,输出报告。-The project implements a 64-point DIF FFT, verilog compiled by R2MDC structure, through the Modelsim functional simulation, compression bag with rtl code, dc scr ipt, the out
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-01-08
    • 文件大小:657.36kb
    • 提供者:ShuChen
  1. LCD12864

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  2. 利用FPGA编程实现在LCD上显示汉字,非常实用的教程,里面有详细的代码说明,修改后即可实现你的需求。-Using FPGA Programming in LCD display Chinese characters, a very useful tutorial, which has a detailed code instructions can be modified to meet your needs.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:330.47kb
    • 提供者:赵琳
  1. verilog_intro_code

    0下载:
  2. 非常适合Verilog初学者的教程,里面基本包含所有实际应用中的模块,初学者很容易上手。-Verilog tutorial is ideal for beginners, which includes all the practical application of basic modules for beginners is easy to use.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:2.93mb
    • 提供者:赵琳
  1. serial

    0下载:
  2. 用FPGA实现带有使能的串行数据的发送,并要求逻辑上可以自动停止,启动。-Achieved with the use of FPGA enables the serial data sent, and called logic can automatically stop, start.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:533.44kb
    • 提供者:赵琳
  1. jishuqi

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  2. 主要是采用了元件例化的方式来实现十进制的一个计数器-Mainly patients with a component-based approach to achieve a decimal counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:易云箫
  1. yimaqi

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  2. 计数型数码管译码器的设计,其与CD40110具有相同的功能-Counting the design of digital control decoder, which has the same function with the CD40110
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:924byte
    • 提供者:易云箫
  1. fenpingqi

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  2. 介绍了用等占空比法、计数进位端、计数输出端得到秒脉冲的三种方法。-Introduced the method with other duty-cycle, counting the carry side, second pulse count output by the three methods.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.08kb
    • 提供者:易云箫
  1. 2-Decimal-BCD-Decoder

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  2. 二-十进制BCD译码器,就是用VDHL编写的将二进制转化为十进制的BCD译码器-2- Decimal BCD Decoder, is to use VDHL written into the binary decimal BCD decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:540byte
    • 提供者:易云箫
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