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  1. tut_timing_verilog

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  2. Verilog source code is usually typed into one or more text files on a computer. Those text files are then submitted to a Verilog compiler or interpreter which builds the data files necessary for simulation or synthesis. Sometimes simulation imm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:360.76kb
    • 提供者:Nguyen Chi Nhan
  1. tut_quartus_intro_verilog

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  2. Verilog source code is usually typed into one or more text files on a computer. Those text files are then submitted to a Verilog compiler or interpreter which builds the data files necessary for simulation or synthesis. Sometimes simulation imm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:799.85kb
    • 提供者:Nguyen Chi Nhan
  1. SequentialCircuitDesign_withVerilog

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  2. Verilog source code is usually typed into one or more text files on a computer. Those text files are then submitted to a Verilog compiler or interpreter which builds the data files necessary for simulation or synthesis. Sometimes simulation imm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:292.24kb
    • 提供者:Nguyen Chi Nhan
  1. tut_simulation_verilog

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  2. This tutorial introduces the basic features of the QuartusII Simulator.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:293.71kb
    • 提供者:Nguyen Chi Nhan
  1. try2

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  2. vhdl与原理图混合的方式进行设计 vhdl语言描述底层模块,再用原理图设计的方法设计顶层原理图文件-vhdl mixed approach with the schematic design vhdl language to describe the bottom of the module, and then designed the schematic design of the top-level schematic file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:315.07kb
    • 提供者:顾婷婷
  1. 11.23

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  2. 电子音乐盒,实现do re mi的功能.-dianziyinyuehe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1019.34kb
    • 提供者:syh
  1. DE2_disc.part2

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  2. DE2光盘资料,请把 part1-part3全下载下来,然后放到一起解压,文件太大,-DE2 CD-ROM, please download part1-part3 all down, and then put together with decompression, file is too large,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-07
    • 文件大小:62.08mb
    • 提供者:Tnavy
  1. traffic1

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  2. 只有代码/* 信号定义与说明: CLK: 为同步时钟; EN: 使能信号,为1 的话,则控制器开始工作; LAMPA: 控制A 方向四盏灯的亮灭;其中,LAMPA0~LAMPA3,分别控制A 方向的 左拐灯、绿灯、黄灯和红灯; LAMPB: 控制B 方向四盏灯的亮灭;其中,LAMPB0 ~ LAMPB3,分别控制B 方向的 左拐灯、绿灯、黄灯和红灯; ACOUNT: 用于A 方向灯的时间显示,8 位,可驱动两个数码管; BCOUNT: 用于B 方向灯的时间显示,8
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:828byte
    • 提供者:syh
  1. DE2_disc.part1

    0下载:
  2. DE2光盘资料,请把 part1-part3全下载下来,然后放到一起解压,文件太大,谅解!-DE2 CD-ROM, please download part1-part3 all down, and then put together with decompression, file is too large, understanding!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:62.08mb
    • 提供者:Tnavy
  1. jiaotongdeng

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  2. 交通灯1.设计一个十字路口的交通灯控制电路,要求 甲车道和乙车道两条交叉道路上的车辆交替 运行, 每次通行时间都设为25秒; 2.要求黄灯先亮5秒,才能变换运行车道; 3.黄灯亮时,要求每秒钟闪亮一次 。-jiaotongdeng
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:431.68kb
    • 提供者:syh
  1. moon

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  2. 在数码管上来回显示0,1,0,1.有复位效果-led xianshi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:292.8kb
    • 提供者:syh
  1. xulijieceqi

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  2. 1. 对串行输入数据din在时钟上升沿采样,当检测到din连续输入4个1时产生输出dout为1 2. 用拨码开关或按键输入输入串行数据,用一位发光二极管显示检测状态,并在数码管上显示连续输入1的个数.3. 序列检测器有同步复位功能。-xuliejieceqi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:421.56kb
    • 提供者:syh
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