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  1. mux

    0下载:
  2. A Mux example written in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-27
    • 文件大小:19.26kb
    • 提供者:Matheus
  1. latch3

    0下载:
  2. A latch3 written in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:260.79kb
    • 提供者:Matheus
  1. counter

    0下载:
  2. Counter written in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:89.76kb
    • 提供者:Matheus
  1. priority

    0下载:
  2. Priority encoder in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:354.15kb
    • 提供者:Matheus
  1. vga

    0下载:
  2. VGA interface using Spartan3E board from DIGILENT.Labview .vi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:140.49kb
    • 提供者:unu
  1. lcd

    0下载:
  2. LCD SpartaN3E fpga vi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:359.71kb
    • 提供者:unu
  1. LEDs

    0下载:
  2. spartan3e led fpga labview 8.6
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:95.56kb
    • 提供者:unu
  1. spartan3e_rotary_encoder

    0下载:
  2. Rotary Encoder Reading the Rotary Encoder and indicating the selection through a LED placed on the front panel. Events counter for the Rotary Encoder and displaying the events on the front panel Project: events counter for the rotary encoder an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:224.19kb
    • 提供者:unu
  1. Temperature_measurement

    0下载:
  2. Temperature measurement Using LabVIEW FPGA, Spartan3E, PMODTMP
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:355.05kb
    • 提供者:heck
  1. Debouncer_Ver2

    0下载:
  2. super fast debounce button on vhdl, xilinx xc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:519byte
    • 提供者:Terente
  1. ctc_advanced_sim_tb

    1下载:
  2. xilinx CTC IPcore 误码率测试-xilinx CTC IPcore Bit Error Rate Test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-09-18
    • 文件大小:211.03kb
    • 提供者:zhou
  1. hwitl_sim

    1下载:
  2. xilinx CTC IPcore(encoder 和 decoder)的测试,经过AWGN信道。 -This simulation uses a AWGN module to include noise as part of the simulation. Prior to running the simulation, the UniSim models for the encoder and decoder must be generated as well as the AWGN
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-08-30
    • 文件大小:96.7kb
    • 提供者:zhou
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