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  1. vote7

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  2. 自己设计的一个其人投票系统,对于VHDL初学者可以参考下-One of their own design their human voting system, for VHDL beginners can refer to the following
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:163.07kb
    • 提供者:周宇
  1. hexc_display

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  2. 数码管显示的VHDL程序,自己做实验调出来的-LED display of the VHDL program, tune out their own experiments
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:123.24kb
    • 提供者:周宇
  1. 0_F

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  2. 译码(把二进制转化成十进制,七段码)vhdl语言,适用于初学者-yima
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:93.7kb
    • 提供者:zhangfengjie
  1. 150M

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  2. quartus_nios 综合开发平台,可以多中断,重要的是它的cpu可以工作在150M,总线工作在100M×32bit;-quartus_nios comprehensive development platform that can interrupt more important is that it' s cpu can operate at 150M, bus work in 100M × 32bit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-29
    • 文件大小:10.93mb
    • 提供者:戚栋
  1. statemachinecontroller

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  2. it is a vhdl code for a state machine controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1013byte
    • 提供者:sachy
  1. asymmetric_fifo

    0下载:
  2. 高速同步非对称FIFO,verilog 代码,很有价值的参考设计。-Asymmetric high-speed synchronous FIFO, verilog code, and very valuable reference design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:10.53kb
    • 提供者:claud
  1. DE2_PWM

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  2. RC servo controller system using DE2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:706byte
    • 提供者:hazwaj
  1. Freq_Divider

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  2. frequency divider fpga get slow frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:567byte
    • 提供者:hazwaj
  1. UARTReceiver

    0下载:
  2. serial communication using uart FPGA-based embedded system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.22kb
    • 提供者:hazwaj
  1. dff

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  2. 关于DFF的FPGA实现,有VHDL源码-On the DFF of the FPGA implementation, there are VHDL source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:112.54kb
    • 提供者:123
  1. FPGA_VHDL_sinusoidal_function

    0下载:
  2. 该文件包含基于VHDL的正弦信号发生器的设计源码-This file contains the VHDL-based design of sinusoidal signal generator source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:51.3kb
    • 提供者:fyq
  1. DATA_get

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  2. 基于Fpga的高速数据采集系统设计,可以利用这个系统高速采集数据。-Fpga-based high-speed data acquisition system design, can be used by high-speed data acquisition.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:36.41kb
    • 提供者:YEHUA110
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