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  1. subadd

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  2. 一个四位二进制加/减运算器。 要求:当控制端G=0时做加运算,G=1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果:加运算时,相加之和不超过15,减运算时,结果可正可负,但都用原码表示。-Plus a four binary/by calculator. Requirements: When the control terminal G = 0 when computing increases, G = 1 when computing reduced. Computin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:218.61kb
    • 提供者:张三
  1. lamp

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.03kb
    • 提供者:张三
  1. stamp_seller

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  2. 一个自动售邮票的控制电路。 用两个发光二极管分别模拟售出面值为六角和八角的邮票,购买者可以通过开关选择一种面值的邮票,灯亮时表示邮票售出。用开关分别模拟一角、五角和一元硬币投入。用发光二极管分别代表找回剩余的硬币。 要求:每次只能售出一枚邮票;当所投硬币达到或超过购买者所选面值时,售出一枚邮票,并找回剩余的硬币回到初始状态;当所投硬币值不足面值时,可以通过一个复位键退回所投硬币,回到初始状态。-An automatic control circuit sell stamps. With
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:758byte
    • 提供者:张三
  1. Codingexperimentcrcdcord

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  2. 编码实验Your use of Altera Corporation s design tools, logic functions and other software and tools, and its AMPP partner logic -Coding experiment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:131.86kb
    • 提供者:吕旭
  1. uart

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  2. 基于FPGA的uart源代码,异步串行通信,vhdl书写的。-uart codes。write with vhdl.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:274.31kb
    • 提供者:
  1. bingchuan

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  2. verilogHDL编写的并串转换模块,在ISE软件中仿真过,可综合,绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:208.86kb
    • 提供者:李晶
  1. bingchuan2

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  2. verilogHDL编写的并串转换模块,在ISE软件中仿真过,可综合,绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:208.24kb
    • 提供者:李晶
  1. AlteraCycloneIIEP2C8

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.49mb
    • 提供者:吴勇
  1. UpDownCounter

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  2. an up down counter in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:406.42kb
    • 提供者:ash
  1. PIC-Code

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  2. the verilog code used to design a PIC uC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.89mb
    • 提供者:ash
  1. multiplyUnit2

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  2. verilog multiply algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.51kb
    • 提供者:ash
  1. multilyUnit1

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  2. a verilog programmed multiply unit algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:148.61kb
    • 提供者:ash
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