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  1. clock

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  2. vhdl实现时钟和闹钟功能,此外还可以显示星期几,闹钟可以设置闹铃时间和报时。-implementation vhdl alarm clock and also can show a few weeks, you can set the alarm time and alarm time.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:730.87kb
    • 提供者:季全
  1. VHDLexample

    0下载:
  2. 介绍了VHDL语言实现100列子 内容详细 适合初学者-Introduction of VHDL language Liezi hundred detailed implementation suitable for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:4.93mb
    • 提供者:icecream
  1. ref-sqroot

    0下载:
  2. 这是用于VHDL的开方运算,大家试试看,能不能好用-sqrt
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:39.23kb
    • 提供者:李刚
  1. CodeLock

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  2. 用于模仿密码锁的工作过程。完成密码锁的核心控制功能。可实现数码输入、清除、退位、设置密码、错误提示、系统报警、解除报警、系统关闭等功能。-Used to imitate the work of the code lock process. Locks achieve the core control functions. Digital input can be achieved, clear, step down, set a password, error message, the syst
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:13.32kb
    • 提供者:胡婕
  1. quartusII7.2license(2)

    0下载:
  2. quartus7.2的license破解,里面有详细说明,简单实用-quartus7.2 to break the license, which has detailed descr iption of simple and practical
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:6.14kb
    • 提供者:张建
  1. count_free

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  2. 本程序是实现在用电话卡打电话时进行自动计费的功能,包括检测通话的种类,时间和余额检测等多项功能,此代码用veriloghdl编写已经调试通过编译。-Implementation of this procedure is used when the phone card to call the function of automatic billing, including the detection of the types of calls, time and number of functi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.68kb
    • 提供者:dengzhaoyun
  1. modelsim7.2license

    0下载:
  2. 用于modelsim7.2的破解,里面有详细说明,很有用-For the crack modelsim7.2, which has detailed instructions, very useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.32kb
    • 提供者:张建
  1. mtd

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  2. MTD定点浮点仿真,可直接用于fpga算法的仿真程序,产生了扫频信号,仿真直接输出系统频率响应函数,为系统测试带来好处-MTD fixed-point floating-point simulation, fpga algorithm can be used directly in the simulation program to produce a sweep signal, the direct simulation output system frequency response fun
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:6.88kb
    • 提供者:何亮
  1. all_ram_20081116.tar

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  2. vhdl cod for ram.For sp3e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.07mb
    • 提供者:Fl0rin
  1. all_clock_20080928.tar

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  2. Vhdl cod for a clock for sp3e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:39.58kb
    • 提供者:Fl0rin
  1. all_bus_20050508.tar

    0下载:
  2. Vhdl cod for a bus.For sp2e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:46.23kb
    • 提供者:Fl0rin
  1. led.control

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  2. Control led with clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.75kb
    • 提供者:Fl0rin
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