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  1. jpeg.tar

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  2. This project features a complete JPEG Hardware Compressor (standard Baseline DCT, JFIF header) with 2:1:1 subsampling, able to compress at a rate of up to 24 images per second (on XC2V1000-4 @ 40 MHz with resolution 352x288). Image resolution is no
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:3.26mb
    • 提供者:Bill Guan
  1. uart01

    0下载:
  2. 一种实现计算机接口rs232与FPGA通信的基于VHDL语言设计的一段非常简洁的程序-A RS232 computer interface implementation with FPGA-based VHDL language communications designed a very simple procedure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:136.69kb
    • 提供者:ouping
  1. led_6

    0下载:
  2. 这是一个用于XILINX的CPLD案例,很实用的。-This is a case for XILINX of CPLD is very useful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:706.98kb
    • 提供者:liuhai
  1. VHDL100

    0下载:
  2. vhdl中最经典的100个例子,通过测试-VHDL the most classic examples of 100, to pass the test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:254.92kb
    • 提供者:dollmi
  1. Keyboard

    0下载:
  2. Keyboard part of the source code in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.85kb
    • 提供者:zhangpeng
  1. VHDL_1602

    0下载:
  2. 显示LCD,采用VHDL语言编写,基于1602的显示模块-Display LCD, using VHDL language, based on the 1602 display module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.52mb
    • 提供者:lk
  1. cnt

    0下载:
  2. 对输入时钟做除以8的分频和除以4的分频功能-Does the input clock frequency divided by 8 and divided by the number of sub-4 sub-frequency function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:115.33kb
    • 提供者:chujiang
  1. altera_avalon_uart_init

    0下载:
  2. 用v-hdl写的基于fpga的串口驱动程序希望对大家有帮助-With v-hdl Writing FPGA-based serial driver would like to have everyone help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5.18kb
    • 提供者:滕骞
  1. b

    0下载:
  2. 毕业设计中的12层电梯信号的控制程序VHDL-Graduation Design 12-storey elevator signal control procedures VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:527byte
    • 提供者:王恒
  1. poc

    0下载:
  2. 用VHDL语言讲述输出控制器(POC)的设计,这是大学课程的设计-VHDL language used on the output controller (POC) design, This is the design of university courses
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:32.69kb
    • 提供者:黄小芳
  1. frequency

    0下载:
  2. 一种等精度的频率计,同时适合高频和低频,误差小。-A precision frequency meter, etc. At the same time, suitable high-frequency and low frequency, the error small.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.21kb
    • 提供者:邹国雄
  1. 2ddct

    0下载:
  2. 这是一款比较好的关于可编程逻辑器件的状态机源代码-This is a good comparison about programmable logic device of the state machine source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-06-14
    • 文件大小:814.41kb
    • 提供者:jyb
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