资源列表
motor
- this file is vhdl code of motor
log4
- this file is vhdl code of log4
FIR
- this file is vhdl code of fir filter
alu
- this file is vhdl code of alu
mips
- 基于mips架构的五级流水线硬件实现。使用verilog-Based on the five-stage pipeline hardware architecture mips
my_counter
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IDCT
- HEVC是正在研发的新一代视频编码标准。 本文面向HDTV应用，设计兼容HEVC标准的两位整数IDCT电路， 通过对IDCT的特点进行分析，完成了电路的架构设计, 采用较为节省面积的做法和流水线结构，并进行VerilogHDL代码设计-High Efficiency Video Coding(HEVC) is the currently developing video standard. In this article, a novel pipelined 2-D IDCT architect
Multiplier
- this a 8-bit Multiplier using 3 stages. after reset the 8 bit operands are loaded and the serial-parallel multiplication takes place.-this is a 8-bit Multiplier using 3 stages. after reset the 8 bit operands are loaded and the serial-parallel multipl
Adder
- This a 31-bit pipelined adder running at 316.46 MHz and uses 125 LEs.-This is a 31-bit pipelined adder running at 316.46 MHz and uses 125 LEs.
Gameone
- 此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时，等检测到start键按下并松开后，开始计时 。如果再次检测
数电实验——状态机
- 为自己设计一个简易机器人管家，机器人功能可自行设计。 如：早上八点，停止充电，机器人醒来；白天九点以后，如果不下雨，则开窗通风，下雨则不开窗。白天四点以后检查窗户，如果窗户是开着的，那么则把窗户关上。晚上九点以后进入充电模式。
code
- 实现了智能小车的行走功能，能够行走一个正方形后停止-Realized the smart car is the walking function, able to walk a square stop