资源列表
ALU
- This code contains three architech for only entity
LCD1602
- 由于 1602 是慢速设备，根据我们显示网址 32 个字符的架构，我们在顶层设计了一个FIFO, 在开始工作的时候一次性把要显示的字符传到在LCD1602上显示RedCore网址 FIFO中，在1602控制层代码中再从FIFO读出送 去显示，加FIFO的好处是，高速的TOP层可以不用去等待慢速的1602写时序，把两个层次的模块 独立开来。-Since 1602 is a slow device, according to our display URL to 32 charac
timer
- 数字秒表，按键+数码管 上电后数码管开始计时，精度1/10秒： 按 SW2 ：复位（清零后重新计数） 按 SW3 ：暂停 按 SW4 ：继续计数-Digital stopwatch, key+ digital tube after power digital control start timing, precision 1/10 sec: Press SW2: Reset (after a re-count is cleared) by SW3: Pause Press SW4
vivado_2014-4_2015-2_64bit
- vivado 2014.4-2015.2 64bit的全部license-vivado 2014.4-2015.2 64bit license
wallace14
- this is wallace multiplier 14 bit in vhdl code
veriloghdl-Prog-of-IR
- 采用verilogHDL语言编程，对4x4键盘进行编码并且调制成红外遥控信号，适用于可编程逻辑器件的红外遥控解码逻辑设计。-Use verilogHDL language programming, to 4 x4 keyboard encode and made the infrared remote control signal, is suitable for programmable logic devices of infrared remote control decoding log
TX_RX
- FPGA用verilog实现串口和电脑的字符串以及单字符精准无误通信，即通过电脑向FPGA发送任一长度数据，FPGA返回PC相同的数据。波特率为9600，本例程为了得到精准的波特率使用了50M时钟的3倍频，测试可用，如有不明的地方，可以给我留言-FPGA implementation using verilog string and the computer serial port and single-character accurate communication, 9600, FPGA u
fir_ex
- 设计一个 14 阶 FIR 滤波器，已经给出了滤波器系数以及验证程序，选用Altera 的 EP2S60F484C3 器件-Design of a 14-order FIR filter, the filter coefficients have been given and the verification process, the choice of Altera s devices EP2S60F484C3
BreathingLight
- 这是在Quartus平台上用verilog语言编写的程序，其功能是实现一个呼吸灯-This is the platform used in the Quartus verilog language program, its function is to achieve a breathing light
usb_device_core_latest.tar
- usb设备控制器ip核，controller设备端ip核-usb device ip core
SR_DDS
- DDS信号源设计，有正弦波，方波，三角波，AM波，FM波，还有PSK,FSK,16QAM等多种信号产生。-DDS signal source design, there are sine, square wave, triangle wave, AM wave, FM wave, as well as PSK, FSK, 16QAM and other signal generation.
16fenpin
- verilog语言所编程的16分频程序，可按需要修改。-Verilog language of the 16 frequency of the program can be modified.