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  1. FPGAforlcdDisplay

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  2. FPGA ship FOR LCD display, the LCD is 12864.有兴趣的初学者可以看看,高手绕过。-FPGA ship FOR LCD display, the LCD is 12864 MODEL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:4.96mb
    • 提供者:wuweibiao
  1. crc32

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  2. 该文件主要描述的是crc算法的实现,是8bit输入,输出的是32bit的crc校验码-The document is to achieve crc algorithm described is 8bit input, the output is a 32bit crc checksum
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:229.98kb
    • 提供者:音速小飞
  1. camera_bfm

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  2. ov7670摄像头功能总线模型的源代码和源代码仿真-ov7670 camera function bus model source code and source code emulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:68.75kb
    • 提供者:音速小飞
  1. dual_ram

    0下载:
  2. 在ISE中测试双端口RAM的源码,结合DDS可以通过Isim仿真直接测试RAM IP核的使用是否正常。-Dual-port RAM test source code in ISE, the binding DDS RAM IP core can be directly tested whether the use of the normal simulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.83kb
    • 提供者:唐宏伟
  1. ads822

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  2. 自己用Verilog语言写的ADS822芯片的驱动,亲测可用。其他并行ADC芯片也可以用。-Verilog language used to write their own drivers ADS822 chips, pro-test available. Other parallel ADC chips can also be used.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.7kb
    • 提供者:唐宏伟
  1. dac_900

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  2. DAC900芯片驱动的Verilog语言描述,亲测可用。另外的是FIR滤波代码和DDS波形发生器的代码。既可单独使用,也可以整合在一起。-DAC900 chips driven Verilog language descr iption, pro-test available. Another is the FIR filter code and DDS waveform generator code. Either used alone or can be integrated.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:42.18kb
    • 提供者:唐宏伟
  1. clock

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  2. 利用VHDL语言实现了时、分、秒的计时,并在七段数码管显示出来。-Using VHDL language realize the hours, minutes and seconds of time, and in the seven-segment LED display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.05kb
    • 提供者:唐宏伟
  1. traffic

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  2. 学习VHDL语言入门程序——交通灯。对理解时序关系和VHDL基本语法很有帮助。-Learning VHDL language entry procedures- traffic lights. Understanding of the relationship between the timing and VHDL basic grammar.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.42kb
    • 提供者:唐宏伟
  1. Timing-

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  2. 利用verilog设计的停车场中的计数器计时器和计费器,完成智能管理效果-Use the counter timer and meter parking lot in the Verilog design, intelligent management
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:4.53kb
    • 提供者:陆晓忆
  1. verilog

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  2. 用verilog设计的寄存器,储存器,锁存器,译码器以及在其中用到的八位串联并联间的相互转换。-Verilog design registers, memory, lock latch decoder and the use of eight series parallel conversion
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:11.37kb
    • 提供者:陆晓忆
  1. Frequency-divider

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  2. 利用Verilog设计的在停车场情况下的模拟的分频器和计数器的代码-The use of Verilog design in the parking lot in case of analog frequency divider and counter code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:9.98kb
    • 提供者:陆晓忆
  1. tlc549adc

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  2. 利用状态机实现对TLC549的采样控制,实验时可调节电位器RW1(在开发板底板左下角),改变ADC 的模拟量输入值,数据采集读取后在数码管上显示。可以自己用万用表测一下输入电压, 然后与读取到的数据比较一下。注意:数码管显示的数据不是最终结果,还需要转换。 转换方法: 比如,采样电压值为V ,ADC转换后读取的8位二进制数为D,Vref为参考电压值,这里是2.5V 那么以下等式成立: V=(D/256)*Vref-Using the state machine to ac
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:224.35kb
    • 提供者:王鸿雪
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