CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .59 .60 .61 .62 .63 664.65 .66 .67 .68 .69 ... 4323 »
  1. Verilog-HDL-washer

    1下载:
  2. 智能洗衣机控制器 基于verilog hdl状态机 具有多种功能切换-Intelligent washing machine controller verilog hdl-based state machine has multi-functional switch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-05-16
    • 文件大小:49kb
    • 提供者:冯先申
  1. ADXL345_acc

    0下载:
  2. void Delay5us() void Delay5ms() void ADXL345_Start() void ADXL345_Stop() void ADXL345_SendACK(bit ack) bit ADXL345_RecvACK() void ADXL345_SendByte(BYTE dat) BYTE ADXL345_RecvByte() void ADXL345_ReadPage() void ADXL345_Write
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.73kb
    • 提供者:mangbudie
  1. Tetris_final

    0下载:
  2. VHDL实现俄罗斯方块,有难度设置,vga输出ps2输入-VHDL realization of Tetris, have difficulty settings, vga output ps2 input
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-28
    • 文件大小:10.02mb
    • 提供者:巍峨
  1. ca3178fe4a6f9988f8ad7864e70fd043

    0下载:
  2. 基于VHDL实现俄罗斯方块游戏,vga输出 ps2输入-VHDL-based Tetris game, vga output ps2 input
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.09mb
    • 提供者:巍峨
  1. counter

    0下载:
  2. 光电编码器的加法器算法及代码,实现了有二进制转换为十进制的显示,以及有十进制转换为二进制的显示-The code of guagndianbianmaqi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:312.06kb
    • 提供者:王隆
  1. source

    0下载:
  2. 使用EP4CE15F17型号的FPGA芯片做的串口协议,使用Verilog HDL完成描述,通过仿真和实验证明功能完好。-FPGA chip using EP4CE15F17 models do serial protocol, using Verilog HDL to complete the descr iption, the simulations and experiments show that function well.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:15.37kb
    • 提供者:胡书立
  1. start_lab4

    0下载:
  2. 用Verilog设计一个时间基准电路和带使能的多周期计数器,并在此基础是设计一个简单的秒表0.0-10.0计数- Verilog design with a time reference circuit and with enable multi-cycle counter, and on this basis is to design a simple stopwatch count 0.0-10.0
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-14
    • 文件大小:21.16mb
    • 提供者:林森
  1. lab1_multicycle_dds

    0下载:
  2. 生成一个多周期直接信号数字合成器的Verilog代码,已在matlab中测试生成信号的频谱纯度符号要求-Generate more than one cycle of the signal direct digital synthesizer Verilog code, has been tested symbol require spectral purity of the signal generated in matlab
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.18mb
    • 提供者:林森
  1. RISC_SPM

    0下载:
  2. 可以完成简单指令集的八位ALU,指令集包括 NOP ADD AND NOT SUB RD WR BR BRZ-it s an 8 bit risc alu.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:121.25kb
    • 提供者:liu
  1. second

    0下载:
  2. 利用Verilog HDL语言进行数字系统设计实现秒表的设计,涵盖原理图设计、文本设计以及进行波形仿真,并有对应的报告。报告中还包括BCD/7段译码集成电路74LS47仿真实验、单管分压式稳定工作点偏置电路仿真实验和8路智力竞赛抢答器电路设计-Use Verilog HDL language design and implementation of digital systems design stopwatch, covering schematic design, text, design,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:455.35kb
    • 提供者:文闯
  1. serial-ports2

    0下载:
  2. verilog语言 12位串行数据传输转换为并行传输-12bit parallel to serial decoder and aynthesis result
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:613.88kb
    • 提供者:eric
  1. key

    0下载:
  2. 实现FPGA 按键控制部分代码,FPGA芯片采用xilinx sptan3e 可以实现按下按键后FPGA通过max232给电脑发送数据-Achieve FPGA button control part of the code, the FPGA chip using xilinx sptan3e can realize after press the button the FPGA through max232 send data to a computer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:673byte
    • 提供者:chenkun
« 1 2 ... .59 .60 .61 .62 .63 664.65 .66 .67 .68 .69 ... 4323 »
搜珍网 www.dssz.com