搜索资源列表
add_rounding
- 一个基于Matlab+Simulink的带Rounding功能的加法器实现
complex_add
- 一个基于Matlab+Simulink的复数加法器实现
flowadd
- 两个浮点数相加的加法器，使用verilog编写
32_bit_cpu
- 两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
VHDL-ADDER
- VHDL的N位加法器，非常的好用，经过仿真验证的！
CNT60
- 60进制加法器 本人自己编的，已通过老师检验，如有不足之处请多多指教
yyxsdxs
- 本程序是采用数据结构的算法实现一元稀疏多项式加法器的功能
biaojueqi
- 最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述
jian2
- 1、 掌握VHDL的结构以及实例的编程； 2、 学会使用QuartusⅡ平台的开化； 3、 设计一个2位BCD码加法器。
EmpAdmin
- 一个简单的算法加法器-a simple algorithm Adder
add_beh
- 加法器,加法器描述-Adder Ghaffar Descr iption
brentkung_adder
- Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档
bcd2
- 二位BCD码加法器 加数与被加数都是2进制。输出和为10进制。 结果显示在LED上。
jfqs_multiplier
- 使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现
add
- 加法器 用VerilogHDL实现加罗华域加法器
programe
- 关于verilog的各个基本模块的源代码，如加法器，寄存器，选择器及各个测试文件
add_2p
- 这是经过改进后的加法器源代码，改进后运算速度更快
MultisimAdd
- 这是一个用multisim编写的用8421BCD码表示的两个一位十进制数相加的加法器
StrutsAdder
- 刚自学了struts，做了个加法器，希望高人指点！
dds
- 实现dds功能，利用quartus软件， 子模块包括加法器，锁相环，date-rom 利用原图将各模块综合，利用ps2键盘控制频率及相位。