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add_2p
- 用于FPGA的加法器实现程序,采用Verilog语言编写,使用了两级流水线方法(Adder implementation program for FPGA)
add_3p
- 用于FPGA的加法器实现程序,采用Verilog语言编写,使用三级流水线方法(Adder implementation program for FPGA)
六进制
- 非常基础且实用的六进制加法器,采用VERILOG语言编写而成。(very common and uesfully tool--counter6, iy is writed by Verilog.)
adder_4bits
- 实现四位先行加法器的功能以及测试代码,其中adder_4bits.v为模块代码,adder_4bits—_tb.v为测试代码。还附加 部分其他加法器测试代码(Implement the function of four bit first adder and test code)
serial_adder
- 串行加法器的vhdl描述,用两个移位寄存器和一个全加器,一个d触发器实现(The VHDL descr iption of the serial adder, with two shift registers and a full adder, a D trigger)
16位流水线加法器
- 16位流水线加法器报告,内涵主代码测试代码测试结果及分析(16 bit pipelined adder)
labview
- 数字电路的8位加法器哦上传上来互相学习学习(The 8 bit adder of digital circuit is uploaded to learn from each other)
add
- 八位加法器的说明和算法,以及程序说明过程和算法过程(The descr iption and algorithm of the eight adder and the process of program descr iption and algorithm)
adder
- 用hspice写了一个做了16bit kogge stone四层点操作的树形加法器静态逻辑网表,所有管子的尺寸按照0.25u的尺寸设计挂上测试文件跑以后逻辑没问题,但是按照拉贝尔那本书上讲的关于逻辑努力优化的方法优化,在输入级加了两级buffer,只对最长路径支路尺寸优化(Use HSPICE to write a 16bit kogge made stone four layer tree adder static logic netlist, all pipe sizes according
add
- 使用verliog语言去FPGA实现10位加法器(Using FPGA to implement 10 bit adder)
adder_test
- 使用modelsim软件编写半加法器和4位加法器,(Using Modelsim software to write a half adder and a 4 bit adder,)
exp01_adc32
- 通过4位加法器实现32位加法器,使用串行进位的方式首先设计一个8位全加器,然后在8位全加器的基础上设计实现32位全加器(A 32 bit adder is implemented through a 4 bit adder. First, a 8 bit full adder is designed using serial carry. Then, a 32 bit full adder is designed on the basis of 8 bit full adder.)
jfq
- 本程序利用vs2013与MFC编写简易的加法器,可以进行加法计算。(This program uses vs2013 and MFC to write simple adders, which can be added to calculate.)
1位加法器
- 一位全加器的功能,原理图,代码,还有一些基本使用的应用,让一位全加器能正常运行。(Function and application of a full adder)
adder
- 实现了加法器功能,包含testbench(Implements the adder function)
流水线乘法累加器设计
- 调用寄存器LPM,流水线加法器LPM,流水线乘法器LPM等模块实现一个8位流水线乘法累加器。(Call a register LPM, pipelined adder LPM, pipeline multiplier LPM and other modules to achieve a 8 bit pipelined multiplication accumulator.)
32位前缀加法器
- verilog编写的32位前缀加法器,将后缀txt改为v即可使用,速度比一般的行波进位加法器和超前进位加法器更快
APB接口加法器
- 设计一个32位的加法器,可以输出两个加数,结果,进位。 2.设计思路 使用两个寄存器对输入数据进行寄存,进行加法计算,计算完成后根据地址将所需的数据输出。
FPGA八位加法器
- FPGA八位加法器,使用流水线设计方法,包含实验和仿真,代码调试,结果分析
加法器GUI
- 基于Matlab软件的GUI功能创建加法器,含有M文件源程序,请参考。