资源列表
S04_基于ZYNQ的HLS 图像算法设计基础
- VIVADO HLS IMAGE 使用文档(vivado image processing example text of zynq)
S05_example_Network
- vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)
sram
- FPGA 读写 SRAM 存储块，verilog代码(Read and write SRAM memory block and Verilog code in FPGA)
verilog实现dds
- 基于FPGA实现信号发生器的的功能，较好的参考资料。(The function of signal generator is realized based on FPGA, which is a good reference.)
移位寄存器
- 可以实现移位寄存功能，输入四位数字，然后依次移位显示在数码管上。
矩阵乘法器
- 基于乘法器ip核实现的矩阵乘法器，最大支持16*16的矩阵，基于VHDL编写，仅支持整数，浮点数类型请自行添加浮点数IP核支持。
序列检测器
- 一个哈弗曼编码序列检测器，并完成其综合。 （1） 被检测序列为EE 0F B7 93 49 DF E3 B4 DD F4 4C EE 0F B7 91（16进制），序列可以预先固化在ROM中。 例：两个字节0x01和0x11会被编码成序列0b001100 哈弗曼编码的作用是对数据进行压缩处理，哈弗曼编码有一个特点是：如果它和它前面的码字位数相同，则当前码字为它前面的码字加1；如它的位数比它前面的码字位数大，则当前码字为前一个码字加1再补若干0，直至满足位数长度。被检测序列所涉及的哈弗曼编码
risc_cpu
- 8 位cpu的verilog实现 verilog代码
sdram_control
- SDRAM驱动，在DE2-115上实现，连接VGA显示模块，有清晰注释详细介绍，FPGA初级学习。
module_average_filter
- 一个中值滤波算法的verilog实现。。。。。。。(Verilog implementation of a median filtering algorithm)
camera_ov7725_sample
- 实现摄像头ov7725采集视频，通过vga端口输出. fpga型号为EGO1，可以自行修改xdc文件.(Realize the camera ov7725 acquisition of video, output through VGA port. Fpga model EGO1, you can modify the XDC file.)
test_ADC
- verilog 数模转换程序，包括AD与DA，AD能够对于波形的数值进行输出，使用的是ego1开发板(transition of A/D signal)