资源列表
img_label
- image lable by using vhdl for fpga
1-SDRAM
- 串行接口是最简单的一种通信方式，串口通信有两种方式，一种是同步串行，如SPI接口；另一种则是异步串行，即我们所说的UART。这个项目向大家展示了如何使用FPGA来模拟UART收发器。-uart fpga verilog
FPGA-SPI-STM32
- FPGA SPI Verilog 通讯 实现FPGA和STM32单片机通讯- FPGA SPI Verilog
FPGA_SDRAM
- UART作为RS232协议的控制接口得到了广泛的应用，将UART的功能集成在FPGA芯片中，可使整个系统更为灵活、紧凑，减小整个电路的体积，提高系统的可靠性和稳定性。提出了一种基于FPGA的UART的实现方法，具体描述了发送、接收等模块的设计，恰当使用了有限状态机，实现了FPGA片上UART的设计，给出了仿真结果。-fpga verilog uart sram
mdc
- 实现对MDIO通信接口的MDC主机时钟进行整形，输出占空比50 的时钟方波-MDIO communication interface to achieve the MDC host clock shaping, the output duty cycle of 50 of the clock Fang Bo
m_ds1620_ctrl
- 完成对温度控制芯片ds1620的温度控制，使用verilog实现-Complete the temperature control chip DS1620 temperature control, the use of Verilog to achieve
clock
- 多功能数字钟的verilog程序，可用于年月日的记时和显示。-Multi-function digital clock verilog procedures, can be used for date time and display.
CPU_Project_board
- CPU 5级流水线实现（加hazard处理与板级验证，板级验证带有按键消抖）-5-stage pipelined CPU (plus hazard dealing with board-level verification, board-level verification with key debounce)
fifo_ip
- 定制fifo IP核，8位宽，256深度，实现数据的写入和读取-Custom fifo IP core, 8-bit wide, 256 deep, realize the writing and reading of data
convolution
- 卷积 严格遵守时序的一维卷积运算，用testbench测试了-convolution write a VHDL file to compute one-dimensional convolution latency 14
smg_clock
- 基于FPGA开发板的数码管时钟代码，可用无误差，分别有时分秒。-a led clock verilog code,it can be used on fpga board,it can dispaly hour、minite and second.
VGA
- 通过vga接口在VGA设备上显示汉字，颜色是16位输出-a vga display code which can display hanzi,it has 16bit red green blue output.it can work on fpga card.