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  1. 2-4decoder

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  2. 设计一个4位二进制计数器。 ①计数范围从0000-1111,有低位进位输入和进位输出 ②有使能、异步复位功能 ③有同步置数功能 -Design a 2-4 decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.67mb
    • 提供者:liyanmei
  1. cdma_sim

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  2. cdma直接扩频系统,扩频码长度可配置,码速率可配置,仿真已经通过-CDMA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:520.89kb
    • 提供者:
  1. vga_ctrl

    0下载:
  2. VGA显示接口控制模块,已经仿真通过,可显示红蓝条-vga_ctrl MODUEL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.18mb
    • 提供者:
  1. GPS_TX_RX_VERILOG

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  2. GPS Tx RX verilog 19-GPS Tx RX verilog 1988
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.18kb
    • 提供者:Deepak
  1. m_sequence_mod

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  2. 伪随机序列,m序列发生器,可灵活配置抽头文件,已经仿真通过-m SEQ MODULE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:896byte
    • 提供者:
  1. RFID_VERILOG_1988

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  2. RFID Reader using verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-10-04
    • 文件大小:4kb
    • 提供者:Deepak
  1. UART_DPLL

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  2. 通过串口uart rs232控制的全数字锁相环,dpll, 可锁时钟相位-UART CTORLER DPLL MODULE CLK
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:32.7kb
    • 提供者:
  1. code_clk_nco

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  2. 码时钟发生器,可灵活配置参数,根据比例得到自己所需的码时钟,可用于扩频通信-CODE CLK MODULE CDMA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:615byte
    • 提供者:
  1. max485

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  2. 自己写的RS485的通讯程序,调试通过的,可以作为初学者的入门程序。-Write your own RS485 communication program, through debugging, as a beginner entry procedures.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:4.6kb
    • 提供者:林木
  1. Adder4bit

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  2. VHDL full adder 4 bit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:554byte
    • 提供者:prasepvianto
  1. Adder4bit7Segment

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  2. vhdl adder 4 bit to 7segmnet
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:877byte
    • 提供者:prasepvianto
  1. 7Segment

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  2. vhdl seven segment code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.68kb
    • 提供者:prasepvianto
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