资源列表
VHDLVerilog-learnning--pits
- 谈VHDLVerilog的可综合性以及对初学者的一些建议-VHDLVerilog can talk as well as some general recommendations for beginners
uart_regs
- UART串口加法计数器使用Quartus软件的完整设计流程-UART serial adding counter with the full design flow Quartus software
Verilog-HDL-for-entering-Huawei
- Verilog HDL 华为入门教程 想去华为的可以学习下-Verilog HDL want Huawei Huawei introductory tutorial can learn under
verilog-best--study-guider
- verilog黄金参考指南中文版资料 对HDL学习很有帮助-verilog golden reference guide Chinese version of the information helpful for HDL learning
PWM-VHDL
- 是使用VHDL编写的一段PWM产生程序，里面附带了详细的说明和源程序。-Is to use VHDL to write a PWM generation procedure, it comes with detailed instructions and the source program.
spi
- 用VHDL语言编的SPI接口程序-Using VHDL language is part of SPI interface program. . . . . . . . . . . . . . . . .
yejingxianshi
- 基于FPGA的1602液晶显示器的Verilog源程序代码-FPGA Verilog source code based on the liquid crystal display 1602
non_ham_en_decoder
- 不组帧汉明编码/解码，Verilog语言实现，带仿真程序。 -No framing hamming encoding/decoding, Verilog language, with the simulation program.
lopp_encoder
- 循环码编码，Verilog语言实现，带仿真程序。-Loop coding, Verilog language, with the simulation program.
ccd
- 这个爱马仕请认真书写上传资料的详细功能、包含内容说明(至少要20个字)。尽量不要让站长把时间都花费在为您修正说明上-this is a qudong
Rectangular-wave-generator
- 采用直接数字频率合成(DDS)技术原理设计，由按键设置输出频率，数码管低5位显示输出频率值；按键设置输出信号占空比，数码管高两位显示输出信号占空比，占空比类型为固定为7种：8:1、4:1、2:1、1:1、1:2、1:4、1:8、，对应显示为：8.1、4.1、2.1、1.1、1.2、1.4、1.8。-Direct digital frequency synthesis (DDS) technology design principles, the output frequency is set b
FPGA32JFIR
- 基于FPGA的FIR滤波，希望对其它人有用-FPGA-based FIR filter, hope useful for other people! ! ! !