资源列表
current_measurement
- 这是一个实现了无刷直流电机闭环控制电流环检测的程序，一起还有滤波器的使用。性能良好。为个人原创-This is a realization of the closed-loop control of brushless DC motor current loop detection procedure, also with the use of filters. Good performance. Be original
HDB3_decode
- 用Verilog HDL语言进行HDB3译码，并通过Quartus Ⅱ仿真验证-With the Verilog HDL language HDB3 decoding, and simulation by Quartus Ⅱ
SPI_Slave
- SPI Slave example (VERILOG HDL)
ledtest
- 基于rvds的简单测试程序，运行的目标版是ok6410,led测试程序。-A simple test based on rvds program run target version is ok6410, led test program.
com1027soft
- FSK/MSK/GFSK/GMSK DIGITAL DEMODULATOR VHDL SOURCE CODE OVERVIEW
alu
- 这是32位alu的代码，使用verilog写的，包含了简单的运算功能-This is a 32-bit alu code, use verilog to write, and includes a simple arithmetic functions
UART
- 自己实用Verilog编写的UART程序，1位开始位，8位数据位，1位停止位，本测试程序配置完管脚后，实用串口大师发送数据，则返回数据为发送数据+1-Verilog prepared their own UART practical procedures to start a bit, 8 data bits, 1 stop bit, the test procedure End pin configuration, the utility serial Master to send data,
TX
- 1路视频光端机的发射端，VHDL源码，使用全FPGA芯片的硬件，内建成帧、时钟、SERDES-The launch of a video PDH client, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
b16
- 一个verilog实现的16位堆栈型处理器，实现了32条指令，fpga实现频率为26Mhz！-Verilog implementation of a 16-bit stack-based processor to realize the 32 instructions, fpga implementation frequency of 26Mhz!
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
rs232
- 用verilog实现的RS232时序控制，完整可以使用的-RS232 verilog implementation with timing control, you can use the full
beep
- 用CPLD驱动扬声器实现音乐的播放，程序是用VERILOG写的，-CPLD driver speakers with music player, the program is written in VERILOG,