资源列表
lut_mult
- 基于查找表的乘法器实现，verilog编写，Modelsim测试-use lut realize the mult
FIFO
- Verilog代码，实现FIFO先入先出存储-FIFO CODE,VERILOG
fdfdf
- 红外解码至1062LCD显示 内含程序和代码-IR decoder to 1062LCD display contains procedures and code
hw2_final
- 讓LCD聖誕樹有變化，包括彩帶及移出螢幕等等。-Make xmas tree be displayed on LCD screen.
FORWARD_SMOOTHNESS_MUSIC
- 前向空间平滑MUSIC算法的MATLAB程序，对刚接触这个领域的朋友很实用-Spatial Smoothing in MUSIC Algorithm
EDAshuzimiaobiao
- EDA数字秒表 一、总体设计要求： 设计一个数字秒表，共有6位输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分；秒表的最大计数容量为60分钟，当计时达60分钟后，蜂鸣器报警；秒表还需有一个启动信号和一个归零信号，以便秒表能随意启停及归零。 二、技术要点： 1.秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。 2.最关键的是精确的100Hz计时脉冲如何获得，可由高频时钟信号经分频得到； 3.设计时钟扫描模块seltime和显示译码器
counternew
- counter program in verilog
nand
- nand program in verilog
Traffic_Light
- traffic lifght in verilog
CarryLA_Adder
- carry look ahead adder in verilog
Sequence_detector
- sequence detector in verilog
lookahead-adder
- Quartus环境下的超前进位加法器的编写代码，适合初学数字逻辑设计的学习-Lookahead adder in Quartus