CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .51 .52 .53 .54 .55 2756.57 .58 .59 .60 .61 ... 4323 »
  1. sell

    0下载:
  2. 自动售饮料机代码,信号定义: clk: 时钟输入; reset: 为系统复位信号; half_dollar: 代表投入5角硬币; one_dollar: 代表投入1元硬币; half_out: 表示找零信号; dispense: 表示机器售出一瓶饮料; collect: 该信号用于提示投币者取走饮料。 -Automatic beverage code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:660byte
    • 提供者:winstone
  1. LEDdianzhenxianshi

    0下载:
  2. 8*8 led 点阵显示,可以显示数字、字母,程序简单容易理解-the display program of 8 and 8 led ,it can show Letters and numbers,the program is easy ane understand easily
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:21.88kb
    • 提供者:刘浩
  1. seg7_verilog

    0下载:
  2. 本程序是基于verilog HDL的数码管程序,需要的可以下载。-This procedure is based on Verilog HDL digital tube procedure, need can be downloaded.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.5mb
    • 提供者:李炯
  1. clkdivverilog

    0下载:
  2. 本程序是基于verilog HDL的时钟分频程序,需要的可以下载。-This procedure is based on Verilog HDL clock frequency procedures, in need can be downloaded.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:165.33kb
    • 提供者:李炯
  1. mux16

    0下载:
  2. 本程序是基于verilog HDL的16bit乘以16bit程序,需要的下载。-This procedure is based on the Verilog HDL16bit multiplied by 16bit procedures, the need to download.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:106.38kb
    • 提供者:李炯
  1. uartverilog

    0下载:
  2. 本程序是基于verilog HDL的串口程序,需要的下载-This procedure is based on Verilog HDL serial procedures, the need to download
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:297.46kb
    • 提供者:李炯
  1. verilogiic1121

    0下载:
  2. 本程序是基于verilog HDL的iic程序,需要的下载-This procedure is based on the Verilog HDL IIC procedures, the need to download
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:443.25kb
    • 提供者:李炯
  1. acc

    0下载:
  2. 全加器,比较器等verilog hdl代码 以及测试代码-Full adder verilog hdl code of the comparator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.45kb
    • 提供者:徐鹏伟
  1. gray

    0下载:
  2. verilog语言编写的十分频器源码和测试文件-a program of ten divider,with a source and test file,using the verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:750byte
    • 提供者:Princess
  1. Frequency-meter-design.docx

    0下载:
  2. 1用P1或P3口,产生一方波信号,频率为1000Hz,用LCD显示频率和周期 2将输出信号输入到另一端口作频率计的信号输入端,测量此方波信号的频率、周期和脉宽,在另一LCD上将参数值显示出来。 3设置一功能键,能将当前LCD上的信号值锁定 -P1 or port P3, resulting in a party wave signal, a frequency of 1000Hz LCD displays frequency and cycle 2 output signal i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:305.52kb
    • 提供者:
  1. shuzishizhong

    0下载:
  2. 多功能数字钟具有如下功能 1.秒/分/时的依次显示并正确计数; 2.定时闹钟:实现整点报时,扬声器发出报时声音; 3.时间设置,即手动调时功能:当认为时钟不准确时,可以分别对分/时进行调整;-The multi-function digital clock has the following features 1. Sec/min/turn and correct count 2. Regular alarm clock: the whole point of time,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:30.24kb
    • 提供者:张小白
  1. VHDL

    0下载:
  2. An active methodology for teaching electronic systems design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.74mb
    • 提供者:刘洋
« 1 2 ... .51 .52 .53 .54 .55 2756.57 .58 .59 .60 .61 ... 4323 »
搜珍网 www.dssz.com